При распределении ресурсов устройств разработчик может пользоваться командами текстового редактора или операторами языка AHDL для того, чтобы сделать назначения ресурсов и устройств. Кроме того, разработчик может только проверить синтаксис или выполнить полную компиляцию для отладки и запуска проекта. Любые ошибки автоматически обнаруживаются обработчиком сообщений и высвечиваются в окне текстового редактора.

При работе с AHDL следует соблюдать так называемые 'Золотые правила' (Golden Rules). Выполнение этих правил позволит эффективно применять язык AHDL и избежать многих ошибок:

• Соблюдайте форматы и правила присвоения имен, описанные в руководстве по стилям AHDL, чтобы программа была читаемой и содержала меньше ошибок;
• Несмотря на то, что язык AHDL не различает прописные и строчные буквы, Altera рекомендует для улучшения читаемости использовать прописные буквы для ключевых слов;
• Не применяйте вложенные конструкции условного оператора If, если можно использовать оператор выбора Case;
• Строка в TDF-файле может быть длиной до 255 символов. Однако следует стремится к длине строки, умещающейся на экране. Строки заканчиваются нажатием клавиши Enter;
• Новую строку можно начинать в любом свободном месте, т.е. на местах пустых строк, табуляций, пробелов. Основные конструкции языка отделяются пустым пространством;
• Ключевые слова, имена и числа должны разделяться соответствующими символами или операторами и/или одним или более пробелами;
• Комментарии должны быть заключены в символы процента (%). Комментарий может включать любой символ, кроме символа %, поскольку компилятор системы MAX+PLUS II игнорирует все, заключенное в символы процента. Комментарии не могут быть вложенными;
• При соединении одного примитива с другим используйте только 'разрешенные' связи между ними, не все примитивы могут соединяться друг с другом.
• Используйте только макрофункции EXPDFF, EXPLATCH, NANDLTCH и NORLTCH, входящие в макробиблиотеку системы MAX+PLUS II. Не создавайте свои собственные структуры перекрестных связей. Избегайте многократного связывания вместе EXPDFF, EXPLATCH, NANDLTCH и NORLTCH. Многочисленные примеры этих макрофункций должны всегда разделяться примитивами LCELL.

Числа используются для представления констант в булевских выражениях и уравнениях. Язык AHDL поддерживает все комбинации десятичных, двоичных, восьмеричных и шестнадцатеричных чисел.

(

address[15..0] : INPUT;

chip_enable : OUTPUT;

)

BEGIN

chip_enable = (address[15..0] == H"0370");

END;

В этом примере десятичные числа использованы для указания размерности массива бит, которым записывается адрес шины. Шестнадцатеричным числом H'0370' записано значение адреса, при котором обеспечивается высокий уровень сигнала.

В файле AHDL можно использовать константы для описательных имен разных чисел. Такое имя, используемое на протяжении всего файла, может быть более информативным, чем число; например, имя UPPER_LI несет больше информации, чем число 103. В языке AHDL константы вводятся объявлением CONSTANT.

Приведенный выше файл можно записать по-другому, используя вместо числа H'0370' константу IO_ADDRESS.

SUBDESIGN decode2

(

a[15..0] : INPUT;

ce : OUTPUT;

)

BEGIN

ce = (a[15..0] == IO_ADDRESS);

END;

Преимущество использования констант особенно заметно, если одно и то же число используется в файле несколько раз. Тогда, если его нужно изменить, меняют его только один раз в объявлении константы.

Как известно, логическая схема называется комбинационной, если в заданный момент времени выходы являются только функциями входов в этот момент времени. Комбинационная логика в языке AHDL реализована булевыми выражениями и уравнениями, таблицами истинности и большим количеством макрофункций. В число примеров комбинаторных логических функций входят Дешифраторы, мультиплексоры и сумматоры.

Булевы выражения - это множества узлов, чисел, констант и других булевых выражений, выделяемых операторами, компараторами и, возможно, сгруппированные в заключающих круглых скобках. Булево уравнение устанавливает равенство между узлом или группой и булевым выражением.

В качестве примера приведен файл boole1.tdf, в котором даны два простых булевых выражения, представляющих два логических элемента.

SUBDESIGN boole1

(

a0, a1, b : INPUT;

out1, out2 : OUTPUT;

)

BEGIN

out1 = a1 & !a0;

out2 = out1 # b;

END;

Узел, который объявляется в секции переменных VARIABLE в объявлении NODE, можно использовать для хранения промежуточных выражений.

Это полезно делать, если булево выражение повторяется несколько раз и его целесообразно заменить именем узла. Приведенный выше файл boole1.tdf можно переписать по-другому:

SUBDESIGN boole2

(

a0, a1, b : INPUT;

out : OUTPUT;

)

VARIABLE

a_equals_2 : NODE;

BEGIN

a_equals_2 = a1 & !a0;

out = a_equals_2 # b;

END;

Группа может включать в себя до 256 элементов (бит), рассматривается как совокупность узлов и участвует в различных действиях как единое целое. В булевых уравнениях группа может быть приравнена булевому выражению, другой группе, одному узлу, VCC, GND,1 или 0. В каждом случае значения группы разные.

Если группа определена, для краткого указания всего диапазона ставят две квадратные скобки [ ]. Например, группу а[4..1] можно кратко записать как а[ ].

Условная логика делает выбор между режимами в зависимости от логических входов. Для реализации условной логики используются операторы IF или CASE:

В операторе IF оценивается одно или несколько булевых выражений и затем описываются режимы для разных значений этих выражений.

В операторе CASE дается список альтернатив, которые имеются для каждого возможного значения некоторого выражения. Оператор оценивает значение выражения и по нему выбирает режим в соответствии со списком.

SUBDESIGN priority

(

low, middle, high : INPUT;

highest_level[1..0] : OUTPUT;

)

BEGIN

IF high THEN

highest_level[] = 3;

ELSIF middle THEN

highest_level[] = 2;

ELSIF low THEN

highest_level[] = 1;

ELSE

highest_level[] = 0;

END IF;

END;

SUBDESIGN decoder

(

code[1..0] : INPUT;

out[3..0] : OUTPUT;

)

BEGIN

CASE code[] IS

WHEN 0 => out[] = B"0001";

WHEN 1 => out[] = B"0010";

WHEN 2 => out[] = B"0100";

WHEN 3 => out[] = B"1000";

END CASE;

END;

Операторы IF и CASE похожи. Иногда использование любого из них приводит к одним и тем же результатам:

Однако между этими двумя операторами существуют несколько важных различий:

IF a THEN IF a THEN

c = d; c = d;

END IF;

ELSIF b THEN IF !a & b THEN

c = e; c = e;

END IF;

ELSE IF !a & !b THEN

c = f; c = f;

END IF; END IF;

Дешифратор содержит комбинаторную логику, которая преобразует входные схемы в выходные значения или задает выходные значения для входных схем. Для создания дешифратора в языке AHDL используется объявление таблицы истинности TABLE.

% -a- %

% f| |b %

% -g- %

% e| |c %

% -d- %

% %

% 0 1 2 3 4 5 6 7 8 9 A b C d E F %

% %

SUBDESIGN 7segment

(

i[3..0] : INPUT;

a, b, c, d, e, f, g : OUTPUT;

)

BEGIN

TABLE

i[3..0] => a, b, c, d, e, f, g;

H"0" => 1, 1, 1, 1, 1, 1, 0;

H"1" => 0, 1, 1, 0, 0, 0, 0;

H"2" => 1, 1, 0, 1, 1, 0, 1;

H"3" => 1, 1, 1, 1, 0, 0, 1;

H"4" => 0, 1, 1, 0, 0, 1, 1;

H"5" => 1, 0, 1, 1, 0, 1, 1;

H"6" => 1, 0, 1, 1, 1, 1, 1;

H"7" => 1, 1, 1, 0, 0, 0, 0;

H"8" => 1, 1, 1, 1, 1, 1, 1;

H"9" => 1, 1, 1, 1, 0, 1, 1;

H"A" => 1, 1, 1, 0, 1, 1, 1;

H"B" => 0, 0, 1, 1, 1, 1, 1;

H"C" => 1, 0, 0, 1, 1, 1, 0;

H"D" => 0, 1, 1, 1, 1, 0, 1;

H"E" => 1, 0, 0, 1, 1, 1, 1;

H"F" => 1, 0, 0, 0, 1, 1, 1;

END TABLE;

END;

SUBDESIGN decode3

(

addr[15..0], m/io : INPUT;

rom, ram, print, sp[2..1] : OUTPUT;

)

BEGIN

TABLE

m/io, addr[15..0] => rom, ram, print, sp[];

1, B"00XXXXXXXXXXXXXX" => 1, 0, 0, B"00";

1, B"100XXXXXXXXXXXXX" => 0, 1, 0, B"00";

0, B"0000001010101110" => 0, 0, 1, B"00";

0, B"0000001011011110" => 0, 0, 0, B"01";

0, B"0000001101110000" => 0, 0, 0, B"10";

END TABLE;

END;

INCLUDE "lpm_decode.inc";

SUBDESIGN decode4

(

address[15..0] : INPUT;

chip_enable : OUTPUT;

)

BEGIN

chip_enable = lpm_decode(.data[]=address[])

WITH (LPM_WIDTH=16, LPM_DECODES=2^10)

RETURNS (.eq[H"0370"]);

END;

Можно определить значения по умолчанию для узла или группы, которые будут автоматически использоваться для них, если в файле их значения не будут заданы. Язык AHDL позволяет присваивать значение узлу или группе в файле неоднократно. Если при этом произойдет конфликт, система автоматически будет использовать значения по умолчанию. Если значения по умолчанию не были заданы, используется значение GND.

Объявление значений по умолчанию DEFAULTS можно использовать для задания переменных в таблице истинности, операторах IF и CASE.

SUBDESIGN default1

(

i[3..0] : INPUT;

ascii_code[7..0] : OUTPUT;

)

BEGIN

DEFAULTS

ascii_code[] = B"00111111";% ASCII question mark"?" % END DEFAULTS;

TABLE

i[3..0] => ascii_code[];

B"1000" => B"01100001"; % "a" %

B"0100" => B"01100010"; % "b" %

B"0010" => B"01100011"; % "c" %

B"0001" => B"01100100"; % "d" %

END TABLE;

END;

SUBDESIGN default2

(

a, b, c : INPUT;

select_a, select_b, select_c : INPUT;

wire_or, wire_and : OUTPUT;

)

BEGIN

DEFAULTS

wire_or = GND;

wire_and = VCC;

END DEFAULTS;

IF select_a THEN

wire_or = a;

wire_and = a;

END IF;

IF select_b THEN

wire_or = b;

wire_and = b;

END IF;

IF select_c THEN

wire_or = c;

wire_and = c;

END IF;

END;

Значение сигнала с низким активным уровнем равно GND. Сигналы с низким активным уровнем могут быть использованы для управления памятью, периферийными устройствами и микропроцессорными чипами.

SUBDESIGN daisy

(

/local_request : INPUT;

/local_grant : OUTPUT;

/request_in : INPUT; % from lower priority % /request_out : OUTPUT; % to higher priority % /grant_in : INPUT; % from higher priority % /grant_out : OUTPUT; % to lower priority %

)

BEGIN

DEFAULTS

/local_grant = VCC; % active-low output % /request_out = VCC; % signals should default % /grant_out = VCC; % to VCC %

END DEFAULTS;

IF /request_in == GND # /local_request == GND THEN

/request_out = GND;

END IF;

IF /grant_in == GND THEN

IF /local_request == GND THEN

/local_grant = GND;

ELSIF /request_in == GND THEN

/grant_out = GND;

END IF;

END IF;

END;

Все сигналы в данном файлы имеют активный низкий уровень. Фирма Altera рекомендует помечать как-нибудь имена сигналов с низким активным уровнем, например, первым символом в имени ставить символ '/', который не является оператором, и использовать его постоянно.

В операторе IF проверяется, является ли модуль активным, т.е. равен ли он GND. Если модуль оказывается активным, реализуются действия, записанные в операторе IF.

В объявлении по умолчанию DEFAULTS считается, что сигналу присваивается значение VCC, если он не активен.

Система MAX+PLUS II позволяет конфигурировать порты ввода/вывода (I/O) в устройствах Altera как двунаправленные порты. Двунаправленный вывод задается как порт BIDIR, который подсоединяется к выходу примитива TRI. Сигнал между этим выводом и буфером с тремя состояниями является двунаправленным, и его можно использовать в проекте для запуска других логических схем.

SUBDESIGN bus_reg2

(

clk : INPUT;

oe : INPUT;

io : BIDIR;

)

BEGIN

io = TRI(DFF(io, clk,, ), oe);

END;

FUNCTION bus_reg2 (clk, oe) RETURNS (io);

SUBDESIGN bidir1

(

clk, oe : INPUT;

io[3..0] : BIDIR;

)

BEGIN

io0 = bus_reg2(clk, oe);

io1 = bus_reg2(clk, oe);

io2 = bus_reg2(clk, oe);

io3 = bus_reg2(clk, oe);

END;

Логическая схема называется последовательностной, если выходы в заданный момент времени являются функцией входов не только в тот же момент, но и во все предыдущие моменты времени. Таким образом, в последовательностную схему должны входить некоторые элементы памяти (триггеры). В языке AHDL последовательностная логика реализована цифровыми автоматами с памятью (state machines), регистрами и триггерами. При этом средства описания цифровых автоматов занимают особое место. Кроме того, к последовательностным логическим схемам относятся различные счетчики и контроллеры.

Регистры используются для хранения значений данных и промежуточных результатов счетчика, тактирование осуществляется синхросигналом. Регистр создается его объявлением в секции VARIABLE.

Для подсоедиинения примера примитива, макрофункции или цифрового автомата к другой логике в TDF-ФАЙЛ можно использовать порты. Порт примера описывается в следующем формате: <имя примера>.<имя порта>.

Имя порта - это вход или выход примитива, макрофункции или цифрового автомата, что является синонимом имени вывода в файлах проектов (GDF-файл), *.WDF и других.

SUBDESIGN bur_reg

(

clk, load, d[7..0] : INPUT;

q[7..0] : OUTPUT;

)

VARIABLE

ff[7..0] : DFFE;

BEGIN

ff[].clk = clk;

ff[].ena = load;

ff[].d = d[];

q[] = ff[].q;

END;

Как видно из файла, регистр объявлен в секции VARIABLE как D-триггер с разрешением (DFFE). В первом булевом уравнении в логической секции происходит соединение входа тактового сигнала подпроекта к портам тактового сигнала триггеров ff[7..0]. Во втором уравнении отпирающий тактовый сигнал соединяется с загрузкой. В третьем уравнении входы данных подпроекта соединяются с портами данных триггеров ff[7..0]. В четвертом уравнении выходы подпроекта соединяются с выходами триггеров. Все четыре уравнения оцениваются одновременно.

Примечание. При загрузке регистра по заданному фронту глобального тактового сигнала фирма Altera рекомендует использовать вход разрешения одного из регистров: DFFE, TFFE, JKFFE или SRFFE, чтобы контролировать загрузку регистра.

Можно объявить регистровые выходы, если объявить выходы подпроекта как D-триггеры в секции VARIABLE.

SUBDESIGN reg_out

(

clk, load, d[7..0] : INPUT;

q[7..0] : OUTPUT;

)

VARIABLE

q[7..0] : DFFE;

BEGIN

q[].clk = clk;

q[].ena = load;

q[] = d[];

END;

Счетчиками называются последовательностные логические схемы для счета тактовых импульсов. В некоторых счетчиках реализован счет вперед и назад (реверсивные счетчики), в некоторые счетчики можно загружать данные, а также обнулять их. Счетчики обычно определяют как D-триггеры (DFF и DFFE) и используют операторы IF.

SUBDESIGN ahdlcnt

(

clk, load, ena, clr, d[15..0] : INPUT;

q[15..0] : OUTPUT;

)

VARIABLE

count[15..0] : DFF;

BEGIN

count[].clk = clk;

count[].clrn = !clr;

IF load THEN

count[].d = d[];

ELSIF ena THEN

count[].d = count[].q + 1;

ELSE

count[].d = count[].q;

END IF;

q[] = count[];

END;

Цифровые автоматы так же, как таблицы истинности и булевы уравнения, легко реализуются в языке AHDL. Язык структурирован, поэтому пользователь может либо сам назначить биты и значения состояний, либо предоставить эту работу компилятору системы MAX+PLUS.

Компилятор, по уверениям производителя 'использует патентованные перспективные эвристические алгоритмы', позволяющие сделать такие автоматические назначения состояний, которые минимизируют логические ресурсы, нужные для реализации цифрового автомата.

Пользователю просто нужно нарисовать диаграмму состояний и построить таблицу состояний. Затем компилятор выполняет автоматически следующие функции:

• назначает биты, выбирая для каждого бита либо T-триггер, либо D-триггер;
• присваивает значения состояний;
• применяет сложные методы логического синтеза для получения уравнений возбуждения.

В языке AHDL для задания цифрового автомата нужно включить в TDF-файл следующие элементы:

• объявление цифрового автомата (в секции VARIABLE);
• булевы уравнения управления (в логической секции);
• переходы между состояниями (в логической секции).

Цифровые автоматы в языке AHDL можно также экспортировать и импортировать, совершая обмен между файлами типа TDF и (GDF-файл) или *.WDF; при этом входной или выходной сигнал задается как порт цифрового автомата в секции SUBDESIGN.

Цифровой автомат задают в секции VARIABLE путем объявления имени цифрового автомата, его состояний и, возможно, выходных битов.

SUBDESIGN simple

(

clk : INPUT;

reset : INPUT;

d : INPUT;

q : OUTPUT;

)

VARIABLE

ss : MACHINE WITH STATES (s0, s1);

BEGIN

ss.clk = clk;

ss.reset = reset;

CASE ss IS

WHEN s0 =>

q = GND;

IF d THEN

ss = s1;

END IF;

WHEN s1 =>

q = VCC;

IF !d THEN

ss = s0;

END IF;

END CASE;

END;

Сигналы Clock, Reset и Enable управляют триггерами регистра состояний в цифровом автомате. Эти сигналы задаются булевыми уравнениями управления в логической секции.

Выходные значения можно также задавать в таблицах истинности, как будет описано в разделе 'Присвоение битов и значений в машине состояний'.

Переходы между состояниями определяют условия, при которых машина переходит в новое состояние. Переходы в машине состояний задаются путем условного присвоения состояния в рамках одной конструкции, описывающей режим. Для этой цели рекомендуется использовать оператор CASE или таблицу истинности.

Бит состояния - это выход триггера, используемый для хранения одного бита значений цифрового автомата. В большинстве случаев для минимизации логических ресурсов следует предоставить компилятору системы MAX+PLUS II присвоение битов и значений состояния. Однако пользователь может сделать это самостоятельно в объявлении цифрового автомата, если, например, он хочет, чтобы определенные биты были выходами цифрового автомата.

SUBDESIGN stepper

(

clk, reset : INPUT;

ccw, cw : INPUT;

phase[3..0] : OUTPUT;

)

VARIABLE

ss : MACHINE OF BITS (phase[3..0])

WITH STATES (

s0 = B"0001", s1 = B"0010", s2 = B"0100", s3 = B"1000");

BEGIN

ss.clk = clk;

ss.reset = reset;

TABLE

ss, ccw, cw => ss;

s0, 1, x => s3;

s0, x, 1 => s1;

s1, 1, x => s0;

s1, x, 1 => s2;

s2, 1, x => s1;

s2, x, 1 => s3;

s3, 1, x => s2;

s3, x, 1 => s0;

END TABLE;

END;

Если выходы цифрового автомата зависят только от его состояния, их можно задать в предложении WITH STATES объявления цифрового автомата. Это сделает их менее подверженными ошибкам. Кроме того, в некоторых случаях для логических операций потребуется меньше логических ячеек.

Ниже приведен пример (файл moorel.tdf), в котором реализован автомат Мура с четырьмя состояниями.

SUBDESIGN moore1

(

clk : INPUT;

reset : INPUT;

y : INPUT;

z : OUTPUT;

)

VARIABLE % current current %

% state output %

ss :MACHINE OF BITS (z)

WITH STATES (s0 = 0,

s1 = 1,

s2 = 1,

s3 = 0);

BEGIN

ss.clk = clk;

ss.reset = reset;

TABLE

% current current next %

% state input state %

ss, y => ss;

s0, 0 => s0;

s0, 1 => s2;

s1, 0 => s0;

s1, 1 => s2;

s2, 0 => s2;

s2, 1 => s3;

s3, 0 => s3;

s3, 1 => s1;

END TABLE;

END;

Другой способ построения цифрового автомата заколючается в том чтобы не делать присвоения состояний и явно объявить выходные триггеры.

SUBDESIGN moore2

(

clk : INPUT;

reset : INPUT;

y : INPUT;

z : OUTPUT;

)

VARIABLE

ss : MACHINE WITH STATES (s0, s1, s2, s3);

zd : NODE;

BEGIN

ss.clk = clk;

ss.reset = reset;

z = DFF(zd, clk, VCC, VCC);

TABLE

% current current next next %

% state input state output %

ss, y => ss, zd;

s0, 0 => s0, 0;

s0, 1 => s2, 1;

s1, 0 => s0, 0;

s1, 1 => s2, 1;

s2, 0 => s2, 1;

s2, 1 => s3, 0;

s3, 0 => s3, 0;

s3, 1 => s1, 1;

END TABLE;

END;

В языке AHDL возможна реализация цифрового автомата с асинхронными выходами. Выходы такого типа автоматов всегда изменяются, когда изменяются входы, независимо от состояния синхросигнала.

SUBDESIGN mealy

(

clk : INPUT;

reset : INPUT;

y : INPUT;

z : OUTPUT;

)

VARIABLE

ss : MACHINE WITH STATES (s0, s1, s2, s3); BEGIN

ss.clk = clk;

ss.reset = reset;

TABLE

% current current current next %

% state input output state %

ss, y => z, ss;

s0, 0 => 0, s0;

s0, 1 => 1, s1;

s1, 0 => 1, s1;

s1, 1 => 0, s2;

s2, 0 => 0, s2;

s2, 1 => 1, s3;

s3, 0 => 0, s3;

s3, 1 => 1, s0;

END TABLE;

END;

Логика, сгенерированная для цифрового автомата компилятором системы MAX+PLUS II, будет работать так, как определено в TDF-файле. Однако проекты с использованием цифровых автоматов часто допускают значения битов состояний, которые не присваиваются правильным состояниям. Эти значения с не присвоенными битами состояний называются неправильными состояниями. Проект, который переходит в неправильное состояние, например, в результате нарушений временных требований к установке или задержке, может реализовать ошибочные выходы. Несмотря на рекомендации фирмы Altera по соблюдению временных требований к установке и задержке, пользователь может сделать восстановление цифрового автомата после неправильного состояния путем принудительного преобразования неправильного состояния к известному правильному в рамках оператора CASE.

Для восстановления после неправильных состояний следует поименовать их все для данного автомата. Предложение WHEN OTHERS в операторе CASE, которое принудительно преобразует состояния, применяется только к состояниям, которые были объявлены, а не упомянуты в предложении WHEN. Данный метод работает, только если все неправильные состояния определены в объявлении цифрового автомата.

SUBDESIGN recover

(

clk : INPUT;

go : INPUT;

ok : OUTPUT;

)

VARIABLE

sequence : MACHINE

OF BITS (q[2..0]) WITH STATES (

idle,

one,

two,

three, four, illegal1, illegal2, illegal3);

BEGIN

sequence.clk = clk;

CASE sequence IS

WHEN idle =>

IF go THEN

sequence = one;

END IF;

WHEN one =>

sequence = two;

WHEN two =>

sequence = three;

WHEN three =>

sequence = four;

WHEN OTHERS =>

sequence = idle;

END CASE;

ok = (sequence == four);

END;

В иерархической структуре проекта TDF-файлы, написанные на языке AHDL, можно использовать вместе с другими файлами проектов. На нижнем уровне проекта могут быть макрофункции, поставляемые фирмой Altera или разработанные пользователями.

В системе MAX+PLUS II есть большая библиотека, в которую входят 74 стандартных макрофункций, реализующих шины с последовательным опросом, оптимизацию архитектуры и конкретные приложения. Библиотека представляет собой собрание блоков высокого уровня, используемых для создания проекта с иерархической логикой. Во время инсталляции системы эти макрофункции автоматически записываются в каталог \maxplus2\max2lib и его подкаталоги, создаваемые в процессе инсталляции.

В языке AHDL существуют два способа вызова (то есть вставки в качестве примера) макрофункции:

объявить переменную типа <macrofunction> в объявлении примеров INSTANCE в секции VARIABLE и использовать порты примера макрофункции в логической секции. В этом способе важное значение имеют имена портов;

использовать для макрофункции непосредственную ссылку в логической секции файла TDF. В этом способе важен порядок портов.

Ниже приведен файл macro1.tdf, который реализует четырех битовый счетчик, подсоединенный к дешифратору 4бит -> 16 бит. Соответствующие макрофункции вызываются объявлениями примеров в секции VARIABLE

INCLUDE "4count";

INCLUDE "16dmux";

SUBDESIGN macro1

(

clk : INPUT;

out[15..0] : OUTPUT;

)

VARIABLE

counter : 4count;

decoder : 16dmux;

BEGIN

counter.clk = clk;

counter.dnup = GND;

decoder.(d,c,b,a) = counter.(qd,qc,qb,qa);

out[15..0] = decoder.q[15..0];

END;

INCLUDE "4count";

INCLUDE "16dmux";

SUBDESIGN macro2

(

clk : INPUT;

out[15..0] : OUTPUT;

)

VARIABLE

q[3..0] : NODE;

BEGIN

(q[3..0], ) = 4count (clk, , , , , GND, , , , );

%

out[15..0] = 16dmux (.(d, c, b, a)=q[3..0]);

% equivalent in-line ref. with positional port association %

% out[15..0] = 16dmux (q[3..0]); %

END;

FUNCTION 4count (clk, clrn, setn, ldn, cin, dnup, d, c, b, a)

RETURNS (qd, qc, qb, qa, cout);

FUNCTION 16dmux (d, c, b, a)

RETURNS (q[15..0]);

В файлах, написанных на AHDL можно легко создавать и использовать пользовательские макрофункции, выполняя следующие действия:

• Создать логику для макрофункции в файле проекта.
• Определить порты макрофункции в объявлении прототипа функции.

Прототип функции дает краткое описание функции: ее имя, а также входные, выходные и двунаправленные порты. Можно также использовать машинные порты для макрофункций, которые импортируют или экспортируют цифрового автомата.

Объявление прототипов функций может быть размещено в Include-файле, который вызывается в пользовательском файле. Используя команду Create Default Include File, можно автоматически создавать Include-файл с прототипом функции для любого файла проекта.

• Вставить в файл пример макрофункции с помощью объявления примера в секции VARIABLE или с помощью непосредственной ссылки в тексте.
• Использовать макрофункцию в файле.

Для использования макрофункции ее нужно либо включить в описание прототипа функции в TDF-файле, либо указать в директиве INCLUDE файла TDF имя Include-файла, содержащего прототип этой макрофункции. Как уже упоминалось выше, Include-файлы можно создавать автоматически.

Ниже приводится файл keyboard.tdf, в котором реализован кодировщик для 16-клавишной клавиатуры.

TITLE "Keyboard Encoder";

INCLUDE "74151";

INCLUDE "74154";

INCLUDE "4count";

FUNCTION debounce (clk, key_pressed)

RETURNS (pulse);

SUBDESIGN keyboard

(

clk : INPUT; % 50-KHz clock % col[3..0] : INPUT; % keyboard columns % row[3..0], d[3..0] : OUTPUT; % keyboard rows, key code % strobe : OUTPUT; % key code is valid %

)

VARIABLE

key_pressed : NODE; % VCC when key d[3..0] is pressed % mux : 74151;

decoder : 74154;

counter : 4count;

opencol[3..0] : TRI;

BEGIN

% Drive keyboard rows with a decoder and % % open-collector outputs. %

row[] = opencol[].out;

opencol[].in = GND;

opencol[].oe = decoder.(o0n,o1n,o2n,o3n); decoder.(b,a) = counter.(qd,qc);

% Sense keyboard columns with a multiplexer %

mux.d[3..0] = col[3..0];

mux.(b,a) = counter.(qb,qa);

key_pressed = !mux.y;

% Scan keyboard until a key is pressed. % % Drive key's code onto d[] outputs %

counter.clk = clk;

counter.cin = !key_pressed;

d[] = counter.(qd,qc,qb,qa);

% Generate strobe when key has settled %

strobe = debounce(clk, key_pressed);

END;

Операции импорта и экспорта цифровых автоматов осуществляются между файлами TDF и другими файлами проекта путем задания входного или выходного порта как входа автомата (MACHINЕ INPUT) и его выхода (MACHINЕ OUTPUT) в секции SUBDESIGN. Прототип функции, который представляет собой файл, содержащий машину состояние, должен указывать, какие входы и выходы принадлежат машине состояний. Это осуществляется снабжением имен сигналов префиксом - ключевым словом Machine.

Замечание. Порты типа MACHINЕ INPUT и MACHINЕ OUTPUT нельзя использовать в файл проекта верхнего уровня.

Можно переименовать автомат, дав ей временное имя
(псевдоним) в объявлении MACHINE в секции VARIABLE. Псевдоним цифрового автомата можно использовать в том файле, где создается цифровой автомат (state machine), или в том файле, где используется порт MACHINЕ INPUT для импортирования цифрового автомата. Это имя можно потом использовать вместо первоначального имени цифрового автомата.

SUBDESIGN ss_def

(

clk, reset, count : INPUT;

ss_out : MACHINE OUTPUT;

)

VARIABLE

ss : MACHINE WITH STATES (s1, s2, s3, s4, s5);

BEGIN

ss_out = ss;

CASE ss IS

WHEN s1=>

IF count THEN ss = s2; ELSE ss = s1; END IF;

WHEN s2=>

IF count THEN ss = s3; ELSE ss = s2; END IF;

WHEN s3=>

IF count THEN ss = s4; ELSE ss = s3; END IF;

WHEN s4=>

IF count THEN ss = s5; ELSE ss = s4; END IF;

WHEN s5=>

IF count THEN ss = s1; ELSE ss = s5; END IF;

END CASE;

ss.(clk, reset) = (clk, reset);

END;

SUBDESIGN ss_use

(

ss_in : MACHINE INPUT;

out : OUTPUT;

)

BEGIN

out = (ss_in == s2) OR (ss_in == s4);

END;

FUNCTION ss_def (clk, reset, count) RETURNS (MACHINE ss_out);

FUNCTION ss_use (MACHINE ss_in) RETURNS (out);

DESIGN IS "top1" DEVICE IS "AUTO";

SUBDESIGN top1

(

sys_clk, /reset, hold : INPUT;

sync_out : OUTPUT;

)

VARIABLE

ss_ref: MACHINE; % Machine Alias Declaration %

BEGIN

ss_ref = ss_def(sys_clk, !/reset, !hold);

sync_out = ss_use(ss_ref);

END;

Внешний цифровой автомат можно также реализовать в TDF-файле верхнего уровня с объявлением примера в секции VARIABLE.

FUNCTION ss_def (clk, reset, count) RETURNS (MACHINE ss_out);

FUNCTION ss_use (MACHINE ss_in) RETURNS (out);

DESIGN IS "top2" DEVICE IS "AUTO";

SUBDESIGN top2

(

sys_clk, /reset, hold : INPUT;

sync_out : OUTPUT;

)

VARIABLE

sm_macro : ss_def;

sync : ss_use;

BEGIN

sm_macro.(clk, reset, count) = (sys_clk, !/reset,!hold);

sync.ss_in = sm_macro.ss_out;

sync_out = sync.out;

END;

Переменные NODE, которые объявляются в секции VARIABLE, накладывают слабые ограничения на логический синтез. Во время синтеза модуль логического синтеза компилятора системы MAX+PLUS II заменяет каждый пример использования переменной NODE логикой, которую она представляет. Затем происходит минимизация логики до одной логической ячейки. Этот метод обычно приводит к ускорению работы схемы, но в результате может получиться слишком сложная логика или же ее трудно свести к одной ячейке.

Буферы SOFT обеспечивают лучшее управление использованием ресурсов, чем переменные NODE. Модуль логического синтезатора выбирает, когда заменить примеры использования примитивов SOFT примитивами LCELL

Буферы SOFT могут помочь уничтожить логику, которая оказалась слишком сложной, и сделать проект проще; однако при этом может быть увеличено число логических операций и скорость выполнения программы соответственно уменьшится.

Примечание. При многоуровневом синтезе компилятор системы MAX+PLUS II автоматически помещает буферы SOFT в более выгодное место проекта, если включить опцию SOFT Buffer Insertion logic.

Логический синтезатор автоматически выполняет подключение к GND всех выходов таблицы истинности, если не удовлетворяется ни одно из условий входа таблицы. Для присвоения выходам таблицы истинности значения VCC можно использовать одно или несколько объявлений языка AHDL по умолчанию. С помощью этих объявлений можно задать значения по умолчанию для соответствующих выходов.

Например, если большинство выходов таблицы истинности равны 1, можно задать значение по умолчанию VCC.

Присвоение битов и значений в цифровом автомате

Логический синтезатор автоматически минимизирует число битов состояния, требуемое для цифрового автомата. При этом оптимизируется как использование устройства, так и характеристики его работы. Однако некоторые цифрового автомата могут работать быстрее, при значениях состояния, использующих число битов, большее минимального. Для контроля этих случаев пользователь сам объявляет биты и значения для цифрового автомата.

Зарезервированные ключевые слова используются для следующих целей:

• для обозначения начала, конца и переходов в объявлениях языка AHDL;
• для обозначения предопределенных констант, т.е. GND и VCC.

Ключевые слова можно использовать как символические имена только если они заключены в символы одинарных кавычках ('). Их можно также использовать в комментариях.

Ниже приведены символы, имеющие определенное значение в языке AHDL. В этот перечень не включены символы, используемые в булевых выражениях как операторы и для операций сравнения.

В языке AHDL есть три типа имен:

внутренних и внешних узлов (вершин);

констант;

переменных цифрового автомата, битов состояний, имен состояний;

примеров (Instance).

• Имена портов - это символические имена, идентифицирующие вход или выход примитива или макрофункции.

Если разработчик создает символ по умолчанию для файла TDF, который включает в себя имена портов в кавычках, собственно кавычки не входят в имена выводов.

Ниже в таблице указаны все возможные варианты записи имен в языке AHDL:

Примеры:

Символические имена без кавычек

a, /a : разрешенные

-foo, node, 55 : неразрешенные

Символические имена в кавычках

'bowling4$', 'has a space ', 'a_name_with_more_than_32_characters' : неразрешенные

Символические имена и порты одного и того же типа можно объявить и использовать как группы в булевых выражениях и уравнениях. Группа, в которую может входить до 256 элементов (или 'битов'), обрабатывается как коллекция узлов (вершин) и считается единым целым.

Группа в логической секции файла TDF может состоять из узлов или чисел. Одиночные узлы и константы GND и VCC могут дублироваться для образования групп в булевых выражениях и уравнениях.

Существует две формы записи при объявлении групп:

Например:

reg. (d, clk, clrn, prn).

В следующем примере показаны варианты записи одной и той же группы:

b[5..0]

(b5, b4, b3, b2, b1, b0)

b[]

Поддиапазоны включают подмножество узлов, заданных в объявлении группы; их можно указывать различными способами. Например, если разработчик объявили группу c[5..1], разработчик можете использовать следующие поддиапазоны этой группы: c[3..1], c4, c[5], (c2,, c4).

В левой части булевых уравнений или в ссылках (reference) по тексту программы (in-line) на макрофункции или примитивы в написании имени группы можно использовать запятые вместо перечисления имен.

В языке AHDL можно использовать десятичные, двоичные, восьмиричные и шестнадцатиричные числа в любой комбинации. В таблице приведен синтаксис записи чисел в языке AHDL для каждой системы счисления.

Примеры разрешенной записи чисел в языке AHDL:

B"0110X1X10"

Q"4671223"

H"123AECF"

К числам в языке AHDL применяются следующие правила:

Существуют следующие применения булевых выражений:

* Операнд.

Пример: a, b[5..1], 7, VCC

* Встроенная в текст (in-line) ссылка (reference) на примитив или макрофункцию.

* Префиксный оператор (! или -), примененный к булеву выражению.

Пример: !c

* Два булевых выражения, разделенные двоичным (не префиксным) оператором.

Пример: d1 $ d3

* Заключенное в круглые скобки булево выражение.

Пример: (!foo & bar)

Результат каждого булева выражения должен иметь ту же ширину, что и узел или группа (в левой стороне уравнения), которому он, в конечном счете, присваивается.

В таблице приведены логические операторы для булевых выражений.

Каждый оператор представляет собой логический вентиль с двумя входами; исключение составляет оператор NOT, являющийся префиксным инвертором. Для записи логического оператора можно использовать его имя или символ.

Выражения, в которых используются эти операторы, интерпретируются по-разному в зависимости от того, что представляют собой операнды: одиночные узлы (вершины), группы или числа. Кроме того, выражения с оператором NOT интерпретируются не так как другие логические операторы.

С оператором NOT можно использовать три типа операндов:

• Если операнд представляет собой одиночный узел, константы GND или VCC, выполняется одна операция обращения. Пример: !a
• Если операнд представляет собой группу узлов, каждый элемент группы проходит через инвертор. Пример: !a[4..1] интерпретируется как (!a4, !a3, !a2, !a1).
• Если операнд представляет собой число, он обрабатывается как двоичное число, т.е. как группа соответствующего числа битов, где обращается каждый бит.Пример: !9 операнд интерпретируется как двоичное число !B"1001" (группа из четырех элементов), результат B"0110".

Существует четыре комбинации операндов с двоичными (не префиксными) операторами, и каждая из них интерпретируется по-особому.

• Если операнд представляет собой одиночный узел, константы GND или VCC, оператор выполняет логическую операцию над двумя элементами. Пример: (a&b).
• Если оба оператора являются группами узлов, оператор применяется к соответствующим узлам каждой группы, производя ряд операций на битовом уровне между группами. Группы должны быть одинакового размера. Пример: (a,b) # (c,d) интерпретируется как (a#c, b#d).
• Если один оператор представляет собой одиночный узел, константы GND или VCC, а другой операнд - группу узлов, то одиночный узел или константа дублируются для образования группы такого же размера, что и второй операнд. Затем выражение интерпретируется как групповая операция. Пример: a & b[2..1] интерпретируется как (a&b2, a&b1).
• Если оба операнда представляют собой числа, более короткое (в смысле числа битов в двоичном представлении) число дополняется незначащими нулями, чтобы сравняться по числу битов с другим операндом. Затем выражение интерпретируется как групповая операция. Пример: в выражении (3#8) 3 и 8 преобразуются в двоичные числа B"0011" и B"1000". Результатом является B"1011".
• Если один операнд представляет собой число, а другой - узел или группу узлов, то число усекается или расширяется до размера группы. При усечении значащих битов генерируется сообщение об ошибке. Выражение затем интерпретируется как групповая операция. Пример: (a,b,c)&1 интерпретируется как (a&0, b&0, c&1).

! operation.

(a, b, c) & 1 = (0, 0, c)

(a, b, c) & VCC = (a, b, c).

Арифметические операторы используются для выполнения арифметических операций сложения и вычитания над группами и числами. В языке AHDL применяются следующие арифметические операторы:

Унарные плюс (+) и минус (-) являются префиксными операторами. Оператор + не влияет на свой операнд, и разработчик можете использовать его для иллюстративных целей (т.е. для указания положительного числа). Оператор - интерпретирует свой операнд в двоичном представлении (если он таковым не является с самого начала). Затем он выполняет операцию унарного минуса, т.е. получает дополнение операнда как двоичного числа.

К другим арифметическим операторам применяются следующие правила:

• Операции выполняются между двумя операндами, которые должны быть группами узлов или числами.
• Если оба операнда представляют собой группы узлов, то они должны иметь одинаковый размер.
• Если оба операнда прелдставляют собой числа, то более короткое (в двоичном представлении) число расширяется (дополняется незначащими нулями), чтобы сравняться по числу битов с другим операндом.
• Если один операнд представляет собой число, а другой является группой узлов, то число усекается или расширяется в двоичном представлении до размера группы. Если при этом усекаются значащие биты, компилятор системы MAX+PLUS II генерирует сообщение об ошибке.

Компараторы используются для сравнения одиночных узлов или групп. Существует два типа компараторов: логические и арифметические. В языке AHDL реализованы следующие компараторы:

Оператор (==) используется исключительно в булевых выражениях.

Логические компараторы могут сравнивать одиночные узлы, группы узлов и числа. При сравнении групп узлов или чисел размер групп должен быть одинаковым. Компилятор системы MAX+PLUS II выполняет побитовое сравнение групп и возвращает значение VCC, если результат истина, и GND, если результат -ложь.

Арифметические компараторы могут сравнивать только группы узлов и числа, и группы должны иметь одинаковый размер. Компилятор выполняет над группами операции беззнакового сравнения значений, т.е. каждая группа интерпретируется как положительное двоичное число и сравнивается с другой группой.

Операнды, разделенные логическими и арифметическими операторами и компараторами, оцениваются по правилам приоритетов, перечисленным ниже (приоритет 1 является наивысшим). Равноприоритетные операции выполняются по очереди, слева направо. Порядок выполнения может быть изменен с помощью заключения в круглые скобки.

В системе MAX+PLUS II есть разнообразные примитивные функции для проектирования электрических схем. Поскольку логические операторы, порты и некоторые объявления языка AHDL заменяют примитивы в файлах TDF, написанных на языке AHDL, примитивы языка AHDL являются подмножеством примитивов, которые имеются для файлов графического проекта (GDF-файл), как будет показано ниже.

В файлах TDF нет необходимости использования прототипов функций языка AHDL для примитивов. Однако путем включения в ваш TDF-файл прототипа функции разработчик можете переопределить порядок вызова входов примитива.

CARRY LCELL (MCELL)

CASCADE SOFT

EXP TRI

GLOBAL (SCLK)

Прототип функции: FUNCTION CARRY (in)

RETURNS (out);

Примитив CARRY определяет логику 'переноса на выход' (carry-out) для одной функции и действует как 'перенос на вход' (carry-in) для другой функции. Функция переноса (carry) осуществляет логику быстрого переноса по цепочке для таких функций как сумматоры и счетчики. Примитив CARRY поддерживается только для устройств семейства FLEX 8000. Для других устройств он игнорируется.

Если разработчик используете примитив CARRY некорректно, он игнорируется и компилятор выдает соответствующее предупреждающее сообщение.

Прототип функции: FUNCTION CASCADE (in)

RETURNS (out);

Буфер CASCADE определяет функцию каскадного выхода из логической схемы И (AND) или ИЛИ (OR) и действует как входной каскад для другой логической схемы И или ИЛИ. Функция входного каскада позволяет организовать каскадный процесс, который представляет собой быстрый выход, расположенный на каждой Комбинационной логической ячейке и участвующий в операции ИЛИ или И с выходом соседней Комбинационной логической ячейки в устройстве. С помощью примитива CASCADE логическая ячейка И или ИЛИ, которая питает примитив CASCADE и логическая ячейка И или ИЛИ, которая запитывается примитивом CASCADE, помещаются в одном устройстве, причем первый символ после проведения над ним логической операции И или ИЛИ переходит во второй символ. Примитив CASCADE поддерживается только для устройств семейства FLEX 8000. Для других устройств он игнорируется.

При использовании примитива CASCADE, нужно соблюдать следующие правила:

• Примитив CASCADE может формировать сигнал для или быть запитанным одной единственной схемой И или ИЛИ.
• Обращенная логическая схема ИЛИ (OR) рассматривается как схема И (AND) и наоборот. Логическими эквивалентами схем И (AND) являются BAND, BNAND и NOR. Логическими эквивалентами схем ИЛИ (OR) являются BOR, BNOR, and NAND.
• Два примитива CASCADE не могут формировать сигнал для одной и той же логической схемы.
• Примитив CASCADE не может формировать сигнал для логической схемы XOR.
• Примитив CASCADE не может формировать сигнал для примитив вывода OUTPUT или OUTPUTC или регистр.
• В соответствии с правилами Де Моргана (De Morgan) об инверсии для каскадированных логических схем И или ИЛИ нужно, чтобы все примитивы в каскадированной цепочке были одного и того же типа. Каскадированная логическая схема И (AND) не может формировать сигнал для каскадированной схемы ИЛИ (OR) и наоборот.

Если разработчик использует примитив CASCADE некорректно, он игнорируется и компилятор выдает соответствующее предупреждающее сообщение.

Прототип функции: FUNCTION EXP (in)

RETURNS (out);

Расширительный буфер EXP определяет необходимость дополнительного места при вычислении произведения в проекте. Произведение из расширителя в устройстве инвертируется.

Примитив EXP поддерживается только семейством устройств MAX5000/EPS464 и MAX 7000. В других устройствах он рассматривается как логическая схема НЕ (NOT). Для каждого отдельного устройства нужно ознакомиться с его техническим паспортом, чтобы узнать, как конкретное устройство использует логические ячейки и расширительные буферы для вычисления произведений.

Будет или нет использоваться расширитель для произведения, зависит от полярности логики, требуемой вычисляемыми функциями. Например, если буфер EXP питает две логические схемы И (AND) (т.е. логическое умножение), а вторая схема И имеет инвертированный вход, то примитив EXP, питающий инвертированный вход, во время логического синтеза убирается, создавая, таким образом, положительную логику. Примитив EXP, питающий неинвертированный вход, не убирается, и для реализации логики используется расширитель для произведения. Обычно логический синтезатор определяет, куда вставлять и откуда убирать буферы. Фирма Altera рекомендует, чтобы только опытные разработчики использовали примитив EXP в своих проектах.

В устройствах, содержащих много логических блоков (LAB) , выход буфера EXP может формировать сигнал только в пределах одного LAB. Примитив EXP дублируется для каждого LAB, где он требуется. Если проект содержит много расширительных буферов, логический синтезатор может преобразовать их в буферы LCELL, чтобы сбалансировать использование расширителя для произведения и логической ячейки.

Не используйте примитивы EXP для создания намеренной задержки или асинхронного импульса. Задержка этих элементов изменяется с температурой, напряжением питания и при процессах изготовления устройства, поэтому может возникнуть режим состязания и получится ненадежная схема.

Прототип функции: FUNCTION GLOBAL (in)

RETURNS (out);

Буфер GLOBAL указывает, что сигнал (signal) должен использовать глобальный синхронный сигнал Clock, Clear, Preset или Output Enable вместо сигналов, сгенерированных внутренней логикой или поступающих через обычные выводы вход/выход (I/O ). Глобальные сигналы используются в различных семействах устройств в соответствии с их синхронизацией.

Если входной вывод формирует сигнал непосредственно на вход примитива GLOBAL, то выход примитива GLOBAL может быть использован, чтобы формировать сигнал на входы Clock, Clear, Preset или Output Enable к примитиву. Должно существовать непосредственное соединение от выхода GLOBAL ко входу регистра или буфера TRI. Если буфер GLOBAL формирует сигнал вход сигнала Output Enable буфера TRI, может потребоваться логическая схема НЕ (NOT).

Один единственный вход может проходить через GLOBAL перед тем как формировать сигнал для входа регистра для сигналов Clock, Clear или Preset или вход буфера TRI для сигнала Output Enable.

Глобальные синхросигналы распространяются быстрее, чем асинхронные (array) сигналы, и могут освобождать ресурсы устройства для реализации другой логики. Для осуществления синхронизации части или всего проекта следует использовать примитив GLOBAL. Для того чтобы проверить, имеют ли регистры глобальную синхронизацию, нужно просмотреть файл отчета Report File обрабатываемого проекта.

Прототип функции: FUNCTION LCELL (in)

RETURNS (out);

Буфер LCELL выделяется для логической ячейки проекта. Буфер LCELL вырабатывает истинное значение и дополнение логической функции и делает их доступными для всей логики устройства.

Для обратной совместимости с более ранними версиями системы MAX+PLUS II имеется буфер MCELL, функционально такой же, как и буфер LCELL. В новых проектах следует использовать только буфер LCELL.

Буфер LCELL всегда занимает одну логическую ячейку. Он не удаляется из проекта во время логического синтеза.

Не используйте примитивы LCELL для создания задержки или асинхронного импульса. Задержка этих элементов изменяется с температурой, напряжением питания и в процессе изготовления изделия, поэтому могут возникнуть режимы состязаний.

С помощью команды компилятора Automatic LCELL Insertion разработчик может дать указание компилятору автоматически вставлять буферы LCELL в проект, если это необходимо для трассировки проекта в том случае, когда назначения определенных пользователем ресурсов и имеющиеся у устройства, не обеспечивают подгонки монтажа в проекте.

Прототип функции: FUNCTION SOFT (in)

RETURNS (out);

Буфер SOFT устанавливает, что логическая ячейка может понадобиться в проекте. При обработке проекта процессором логический синтезатор исследует логику, питающую прмитив, и определяет, нужна ли логическая ячейка. Если нужна, буфер SOFT преобразуется в LCELL; в противном случае, SOFT удаляется.

Прототип функции: FUNCTION TRI (in, oe)

RETURNS (out);

Примитив TRI представляет собой трехстабильный буфер с сигналами входным, выходным и Output Enable (Отпирание выхода). Если уровень сигнала Output Enable высокий, выход будет управляться входом. При низком уровне сигнала Output Enable выход переходит в состояние высокого импеданса, что позволяет использовать I/O как входной вывод. По умолчанию сигнал Output Enable устанавливается в значение VCC.

Если сигнал Output Enable буфера TRI подсоединяется к VCC или логической функции, которая будет минимизировать до истины, буфер TRI может быть преобразован в буфер SOFT во время логического синтеза.

При использовании буфера TRI нужно соблюдать следующие правила:

• * Буфер TRI может управлять только одним выводом BIDIR или BIDIRC. разработчик должны использовать вывод BIDIR или BIDIRC, если после буфера TRI применяется обратная связь. Если буфер TRI формирует сигнал на логику, он должен также формировать сигнал для BIDIR или BIDIRC. Если он формирует сигнал на вывод BIDIR или BIDIRC, он не может формировать сигнал на какие-либо другие выходы.
• Если сигнал Output Enable не привязывается к VCC, буфер TRI buffer должен формировать сигнал для вывод OUTPUT, OUTPUTC, BIDIR или BIDIRC. Внутренние сигналы могут не быть трехстабильными.

DFF SRFF

DFFE SRFFE

JKFF TFF

JKFFE TFFE

LATCH

Когда входной сигнал разрешения D-триггера ENA (Latch Enable) имеет высокий уровень, D-триггер пропускает сигнал от D к Q. Если вход ENA имеет низкий уровень, сохраняется состояние Q, несмотря на входной сигнал D.

Для устройств, не поддерживающих сигнал Latch Enable, логический синтез генерирует логические уравнения, содержащие D-триггеры с сигналами Latch Enable. эти логические уравнения корректно эмулируют логику, заданную в вашем проекте.

Все ждущие мультивибраторы (Flipflop) переходят в рабочее состояние по положительному перепаду сигнала.

Прототип функции: FUNCTION LATCH (D, ENA)

RETURNS (Q);

* Qo = уровень Q перед тактовым импульсом.

Прототип функции: FUNCTION DFF (D, CLK, CLRN, PRN)

RETURNS (Q);

* Qo = уровень Q перед тактовым импульсом.

Прототип функции: FUNCTION DFFE (D, CLK, CLRN, PRN, ENA)

RETURNS (Q);

* Qo = уровень Q перед тактовым импульсом.

Прототип функции: FUNCTION TFF (T, CLK, CLRN, PRN)

RETURNS (Q);

* Qo = уровень Q перед тактовым импульсом.

Прототип функции: FUNCTION TFFE (T, CLK, CLRN, PRN, ENA)

RETURNS (Q);

Прототип функции: FUNCTION JKFF (J, K, CLK, CLRN, PRN)

RETURNS (Q);

* Qo = уровень Q перед тактовым импульсом.

RETURNS (Q);

* Qo = level of Q before Clock pulse

Прототип функции: FUNCTION SRFF (S, R, CLK, CLRN, PRN)

RETURNS (Q);

* Qo = уровень Q перед тактовым импульсом.

Прототип функции: FUNCTION SRFFE (S, R, CLK, CLRN, PRN, ENA)

RETURNS (Q);

Порт представляет собой вход или выход примитива, макрофункции или цифрового автомата. Порт может появляться в трех местах файла:

• порт, являющийся входом или выходом текущего файла, объявляется в секции подпроекта Subdesign;
• порт, являющийся входом или выходом текущего файла, может быть назначен (присвоен) выводу, логическому элементу или чипу в секции проекта Design;
• порт, являющийся входом или выходом примера (instance) примитива или файл проектаа более низкого уровня, используется в логической секции Logic.

Порт, являющийся входом или выходом текущего файла, объявляется в секции подпроекта Subdesign следующим образом:

<имя порта> : <тип порта> [ = <значение порта по умолчанию> ]

Есть следующие типы портов:

INPUT

MACHINE INPUT

OUTPUT

MACHINE OUTPUT

BIDIR

Если TDF-файл является файлом верхнего уровня иерархии, имя порта является синонимом имени вывода. Для портов типа INPUT и BIDIR может быть определено по умолчанию значение VCC или GND. Это значение используется только если порт остается неподключенным в случае использования примера данного TDFа в файле более высокого уровня.

Входные и выходные порты, объявленные в секции подпроекта Subdesign, могут быть назначены выводам, логическим элементам, чипам, кликам и логическим опциям при назначении ресурсов Resource Assignment в секции проекта Design. Назначения выводов могут быть сделаны только на верхнем уровне иерархии. Любые назначения выводов на более низких иерархических уровнях игнорируются.

В приводимом ниже примере в секции подпроекта Subdesign объявлены входные, выходные и двунаправленные порты, а в секции проекта Design два входных порта назначаются (присваиваются) выводам.

DESIGN IS top

BEGIN

DEVICE IS AUTO

BEGIN

foo @ 1, bar @ 2 : INPUT;

END;

END;

SUBDESIGN top

(

foo, bar, clk1, clk2 : INPUT = VCC;

% VCC - это значение порта по умолчанию %

a0, a1, a2, a3, a4 : OUTPUT;

b[7..0] : BIDIR;

)

Между файлами TDF, (GDF-файл) или *.WDF можно осуществлять импортирование и экспортирование цифровых автоматов (state machine), если разработчик определит входной или выходной порт как MACHINE INPUT или MACHINE OUTPUT в секции подпроекта Subdesign. В прототипе функции (Function Prototype), описывающем этот файл, должно быть указано, какие порты являются цифровыми автоматами с памятью (state machine). Порты MACHINE INPUT и MACHINE OUTPUT можно использовать только в файлах более низких уровней в иерархии проекта.

<имя примера>.<имя порта>

Здесь <имя примера> представляет собой определенное пользователем имя функции, а <имя порта> совпадает с именем порта, объявленного в логической секции файла TDF более низкого уровня или совпадает с именем вывода в файле проекта другого типа. Это <имя порта> является синонимом имени штыревого вывода для символа, который представляет пример данного файл проектаа в файле (GDF-файл).

VARIABLE

reg : DFF;

BEGIN

reg.clk = clk

reg.d = d

out = reg.q

END;

Все поставляемые фирмой Altera примитивы и макрофункции имеют предопределенные имена портов (штыревые выводы), которые описываются в прототипе функции. Наиболее широко используемые имена портов приведены в таблице:

Синтаксис лексических элементов языка AHDL описан ниже с использованием формул Бэкуса-Наура.

<основание системы счисления> ::= B | Q | H | O | X | b | q | h | o | x

<число с основанием> ::= < основание системы счисления > " <цифра> { <цифра> }"

<цифра> ::= <буква> | <десятичная цифра>

<столбец> ::= <десятичная цифра >:1:2

<символ комментария> ::= <любой символ, кроме %> | %%

| -- { < символ комментария > } <конец строки>

<десятичное число> ::= <десятичная цифра>:1:10

<имя проекта> ::= <имя файла>

<вывод устройства> ::= <символ имени>:1:3

<десятичная цифра> ::= 0 | 1 |... | 9

<имя файла> ::= (<символ имени>):1:8 | ' (<символ имени в кавычках>):1:8 '

<лабиринт> ::= <строка матрицы> <столбец>

<буква> ::= A |... | Z | a |... | z

<логический элемент> ::= LC <десятичная цифра>:1:3

| LC <десятичная цифра>:1:2 <лабиринт>

| MC <десятичная цифра>:1:3

| MC <десятичная цифра>:1:2 <лабиринт>

<символ имени> ::= <буква> | <десятичная цифра> | _

<число> ::= <десятичное число> | <число с основанием>

<имя порта> ::= (<символ имени> | /):1:32 | ' (<символ имени в кавычках>

| /):1:32 '

< символ имени в кавычках >::= <символ имени> | -

<строка матрицы> ::= <буква>

<символ строки> ::= <любой символ, кроме " и символа перехода на новую строку> | ""

<строка> ::= " { <символ строки> }"

<символическое имя> ::= (<имя символа> | /):1:32 | ' (<символ имени в кавычках>

| /):1:32 '

Символическое имя без кавычек не может состоять из одних цифр.

С помощью формул Бэкуса-Наура синтаксис файла TDF можно описать следующим образом:

<файл AHDL > ::=

<оператор AHDL >

{ < оператор AHDL > }

<название>

| <задание константы>

| <прототип>

| <оператор включения >

| < варианты>

| < секция проекта >

| <секция подпроекта>

<операторы> ::=

<оператор>

{ <оператор> }

<оператор> ::=

<булево уравнение>

| <оператор выбора>

| <условный оператор>

| <оператор таблицы>

| <присвоение по умолчанию>

<название> ::=

TITLE <строка>;

<задание константы> ::=

CONSTANT <символическое имя> = <число>;

<прототип> ::=

FUNCTION <макрофункция> ( <список входов> )

RETURNS ( <список выходов> );

| FUNCTION <примитив> ( <список входов> )

RETURNS ( <список выходов> );

<макрофункция> ::=

<имя проекта>

<примитив> ::=

<символическое имя>

<список входов> ::=

<группа прототипа> {, <группа прототипа> }

<список выходов> ::=

<группа прототипа> {, <группа прототипа> }

<оператор включения> ::=

INCLUDE <строка> ;

<вариант> ::=

<вариант устройства>

| <вариант 0-го бита AHDL >

| <логическая опция>

<вариант устройства> ::=

| SECURITY = (ON | OFF)

| TURBO = (ON | OFF | DEFAULT)

<вариант 0-го бита AHDL > ::=

BIT0 = (ANY-произвольный | LSB-младший | MSB-старший)

<логическая опция> ::=

CARRY_CHAIN = (AUTO | IGNORE | MANUAL | DEFAULT)

| CASCADE_CHAIN = (AUTO | IGNORE | MANUAL | DEFAULT)

| DECOMPOSE_GATES = (ON | OFF | DEFAULT)

| DUPLICATE_LOGIC_EXTRACTION = (ON | OFF | DEFAULT)

| EXPANDER_FACTORING = (ON | OFF | DEFAULT)

| MINIMIZATION = (FULL | PARTIAL | NONE | DEFAULT)

| MULTI-LEVEL_FACTORING = (ON | OFF | DEFAULT)

| NOT_GATE_PUSH-BACK = (ON | OFF | DEFAULT)

| OPTIMIZE = (AREA | DELAY | ROUTING | DEFAULT)

| PARALLEL_EXPANDERS = (ON | OFF | DEFAULT)

| PERIPHERAL_REGISTER = (ON | OFF | DEFAULT)

| REDUCE_LOGIC = (ON | OFF | DEFAULT)

| REFACTORIZATION = (ON | OFF | DEFAULT)

| REGISTER_OPTIMIZATION = (ON | OFF | DEFAULT)

| RESYNTHESIZE_NETWORK = (ON | OFF | DEFAULT)

| SLOW_SLEW_RATE = (ON | OFF | DEFAULT)

| SOFT_BUFFER_INSERTION = (ON | OFF | DEFAULT)

| STYLE = <имя стиля>

| SUBFACTOR_EXTRACTION = (ON | OFF | DEFAULT)

| TURBO = (ON | OFF | DEFAULT)

| XOR_SYNTHESIS = (ON | OFF | DEFAULT)

<имя стиля> ::=

FAST

| WYSIWYG

| NORMAL

| <стиль пользователя>

<стиль пользователя> ::= <символическое имя>

Каждый <вариант> за исключением BIT0 и имени стиля может быть сокращен до 3 первых символов по обе стороны от знака равенства (=). Однако фирма Altera рекомендует писать полные имена для удобства документирования.

<название> ::=

TITLE <строка>;

<оператор включения> ::=

INCLUDE <имя файла> ;

<задание константы> ::=

CONSTANT <символьное имя> = <число>;

<прототип> ::=

RETURNS ( <список выходов> );

| FUNCTION <примитив> ( <список входов> )

RETURNS ( <список выходов> );

<макрофункция> ::=

<имя проекта>

<примитив> ::=

<символьное имя>

<список входов> ::=

<группа прототипа> {, <группа прототипа> }

<список выходов> ::=

<группа прототипа> {, <группа прототипа> }

<варианты> ::=

OPTIONS <вариант> {, <вариант> };

<вариант> ::=

<вариант устройства>

| <вариант 0-го бита AHDL>

<вариант устройства> ::=

| SECURITY = (ON-вкл | OFF-откл)

| TURBO = (ON-вкл | OFF-откл | DEFAULT-по умолчанию)

<вариант 0-го бита AHDL> ::=

BIT0 = (ANY-произвольный | LSB-младший | MSB-старший)

<логическая опция> ::=

| CASCADE_CHAIN = (AUTO | IGNORE | MANUAL | DEFAULT)

| DECOMPOSE_GATES = (ON-вкл | OFF-откл | DEFAULT-по умолчанию)

| DUPLICATE_LOGIC_EXTRACTION = (ON | OFF | DEFAULT)

| EXPANDER_FACTORING = (ON | OFF | DEFAULT)

| MINIMIZATION = (FULL-полная | PARTIAL-частичная | NONE-нет | DEFAULT-по умолчанию)

| MULTI-LEVEL_FACTORING = (ON | OFF | DEFAULT)

| NOT_GATE_PUSH-BACK = (ON | OFF | DEFAULT)

| OPTIMIZE = (AREA-площадь | DELAY-задержка | ROUTING-маршрутизация | DEFAULT-по умолчанию)

| PARALLEL_EXPANDERS = (ON | OFF | DEFAULT)

| PERIPHERAL_REGISTER = (ON | OFF | DEFAULT)

| REDUCE_LOGIC = (ON | OFF | DEFAULT)

| REFACTORIZATION = (ON | OFF | DEFAULT)

| REGISTER_OPTIMIZATION = (ON | OFF | DEFAULT)

| RESYNTHESIZE_NETWORK = (ON | OFF | DEFAULT)

| SLOW_SLEW_RATE = (ON | OFF | DEFAULT)

| SOFT_BUFFER_INSERTION = (ON | OFF | DEFAULT)

| STYLE = <имя стиля>

| SUBFACTOR_EXTRACTION = (ON | OFF | DEFAULT)

| TURBO = (ON | OFF | DEFAULT)

| XOR_SYNTHESIS = (ON | OFF | DEFAULT)

<имя стиля> ::=

FAST

| WYSIWYG

| NORMAL

| <стиль пользователя>

<стиль пользователя> ::= <символьное имя>

1. Каждый <вариант> кроме BIT0 и имени стиля может быть сокращен до трех символов по обеим сторонам знака равенства (=). Однако фирма Altera рекомендует использовать полное имя для удобства документации.

2. Типы вариантов, которые могут быть включены в оператор OPTIONS, определяются местоположением этого оператора и правилами построения содержимого файла.

<секция подпроекта> ::=

SUBDESIGN <имя проекта>

(

{ <список сигналов> ; }

<список сигналов> [ ; ]

)

[ <переменные> ]

BEGIN

<операторы>

END;

<список сигналов> ::=

<список портов> : <тип порта>

<тип порта> ::=

INPUT [ = VCC | = GND ]

| OUTPUT

| BIDIR [ = VCC | = GND ]

| MACHINE INPUT

| MACHINE OUTPUT

<переменные> ::=

VARIABLE

<список портов> : <тип переменной> ;

{ <список портов> : <тип переменной> ; }

<тип переменной> ::=

NODE

| <макрофункция>

| <примитив>

| <цифровой автомат (state machine)>

| <псевдоним цифрового автомата>

<макрофункция> ::=

<примитив> ::=

<символьное имя>

<символьное имя> : <цифровой автомат (state machine)>;

<цифровой автомат (state machine)> ::=

MACHINE [ <биты> ] <состояния>

<биты> ::=

OF BITS ( <список портов> )

<состояния> ::=

WITH STATES ( <состояние> {, <состояние> } )

<состояние> ::=

<символьное имя> [ = <значение состояния> ]

<значение состояния> ::=

<число>

| <символьное имя>

<символьное имя> : MACHINE;

Объявление псевдонима цифрового автомата не задает биты или имена состояний. Эта информация импортируется из секции подпроекта через порт MACHINE INPUT файла более высокого уровня в иерархии проекта или же через прототип функции из файла более низкого уровня в иерархии проекта.

<булево уравнение> ::=

<левая часть> = <правая часть>;

<символьное имя>.clk = <правая часть>;

[<символьное имя>.reset = <правая часть>;]

[<символьное имя>.ena = <правая часть>;]

Элемент <символьное имя> в булевом уравнении управления должен быть объявлен также, как в объявлении цифрового автомата в секции переменных.

<оператор выбора> ::=

CASE <правая часть> IS

WHEN <выбор> => <операторы>

{ WHEN <выбор> => <операторы> }

[ WHEN OTHERS => <операторы> ]

END CASE;

<выбор> ::=

<группа констант> {, <группа констант> }

<объявление по умолчанию> ::=

DEFAULTS

<задание значения> ;

{ <задание значения> ; }

END DEFAULTS;

<задание значения> ::=

<левая часть> = <группа констант>

<условный оператор> ::=

IF <правая часть> THEN

<операторы>

{ ELSIF <правая часть> THEN

<операторы> }

[ ELSE <правая часть> THEN

<операторы> ]

END IF;

<макрофункция> ( <список правых частей> )

<примитив> ( <список правых частей> )

<оператор таблицы> ::=

TABLE <входы> => <выходы> ;

<входные значения> => <выходные значения> ;

{ <входные значения> => <выходные значения> ; }

END TABLE;

<входы> ::=

<правая часть> {, <правая часть> }

<выходы> ::=

<левая часть> {, <левая часть> }

<входные значения> ::=

<группа констант> {, <группа констант> }

<выходные значения> ::=

<группа констант> {, <группа констант> }

Порт, являющийся в текущем файле входом или выходом, объявляется в секции подпроекта в следующем формате:

<имя порта> : <тип порта> [ = <значение порта по умолчанию> ]

Имеются следующие типы портов:

Порты, являющиеся входами и выходами примера ( instance) примитива или макрофункции, используются в следующем формате:

<имя примера>.<имя порта>

<имя примера> ::=

<символьное имя>

Группы могут быть записаны в следующих двух нотациях:

<десятичное имя группы> ::=

<символьное имя> [ <диапазон> ]

<диапазон> ::=

<десятичное число>

| <десятичное число>..<десятичное число>

Если группа уже определена, можно для краткости вместо диапазона указывать только пустые скобки [ ].

Вместо диапазона можно также использовать одно только число, например, a[5]. Однако в такой нотации обозначается только одно символьное имя, а не имя группы, и это эквивалентно записи a5.

<последовательное имя группы> ::= ( <список правых частей> )

<список правых частей> ::=

[ <правая часть> ] {, [ <правая часть> ] }

Данная нотация полезна для задания портов примера ( instance) функции, который объявляется в объявлении примера.

<группа констант> ::=

<символьное имя>

| <число>

| VCC

| GND

| ( <список группы констант> )

<список группы констант> ::=

[ <группа констант> ] {, [ <группа констант> ] }

<группа точек> ::=

<имя порта>

| <символьное имя> [ ]

| <символьное имя> [ <диапазон> ]

| ( <список группы точек> )

<список группы точек> ::=

[ <группа точек> ] {, [ <группа точек> ] }

<левая часть> ::=

| <символьное имя>

| <символьное имя> [ ]

| <символьное имя> [ <диапазон> ]

| ! < левая часть >

| ( <список левых частей> )

<список левых частей> ::=

[ < левая часть > ] {, [ < левая часть > ] }

<группа портов> ::=

<имя порта>

| <символьное имя> [ <диапазон> ]

| ( <список портов> )

<список портов> ::=

<группа портов> {, <группа портов> }

<группа прототипа> ::=

<группа портов>

| MACHINE <символьное имя>

<диапазон> ::=

<десятичное число> [.. <десятичное число> ]

<правая часть> ::=

<правая часть>. <группа точек>

| ! <правая часть>

| <число>

| <символьное имя>

| <символьное имя> [ ]

| <символьное имя> [ <диапазон> ]

| VCC

| GND

| <правая часть> == <правая часть>

| <правая часть> >= <правая часть>

| <правая часть> > <правая часть>

| <правая часть> <= <правая часть>

| <правая часть> < <правая часть>

| <правая часть> != <правая часть>

| <правая часть> # <правая часть>

| <правая часть> !# <правая часть>

| <правая часть> & <правая часть>

| <правая часть> !& <правая часть>

| <правая часть> $ <правая часть>

| <правая часть> !$ <правая часть>

| <правая часть> + <правая часть>

| <правая часть> - <правая часть>

| - <правая часть>

| + <правая часть>

| <макрофункция> ( <список правых частей> )

| ( <список правых частей> )

<список правых частей> ::=

[ <правая часть> ] {, [ <правая часть> ] }