До последнего времени MAX+PLUS II являлся единственной системой проектирования устройств на ПЛИС Altera. Только в 1999 году появилась система проектирования нового поколения Quartus, предназначенной для проектирования устройств на ПЛИС APEX20K. ПО системы MAX+PLUS II, представляющее собой единое целое, обеспечивает управление пользователя средой логического проектирования и помогает достичь максимальной эффективности и производительности. Все пакеты работают как на платформе IBM PC, так и на платформах SUN, IBM RISC/6000 и HP9000. В дальнейшем мы будем рассматривать работу на платформе IBM PC.

Для нормальной инсталляции и работы САПР MAX+PLUS II (версия 9.4 вышла в декабре 1999 года) необходима IBM PC совместимая ЭВМ с процессором не хуже Pentium, объемом ОЗУ не хуже 16 Мб и свободным местом на жестком диске порядка 150 -400 Мб в зависимости от конфигурации системы. Из собственного опыта можем сказать, что для разработки больших кристаллов на ПЛИС FLEX10К50 и выше желательно иметь не менее 64 Мб ОЗУ (лучше 128 еще лучше 256, совсем хорошо 384 Мб и выше) и процессор Pentium II (Р-3 реально не дает особого выигрыша). Конечно, можно использовать и более слабые машины, но тогда возрастает время компиляции и увеличивается нагрузка на жесткий диск из-за свопинга. Увеличение объема оперативной памяти и кэша дает лучшие результаты по сравнению с увеличением тактовой частоты процессора. Если не предполагается трассировка больших кристаллов, то вполне хватает 32 Мб ОЗУ при хорошей скорости компиляции проекта. Что касается выбора операционной системы, то без сомнения, лучше использовать Windows NT, хуже Windows 95 OSR2, плохо Windows 98, особенно локализованную версию. Очевидно, это связано с тем, что изначально пакет был разработан под Unix и не полностью использует все механизмы Windows. Особенно это заметно при временном моделировании сложных устройств ЦОС, когда перерисовка экрана занимает основное время. Поскольку пакет не локализован, то лучше использовать не локализованные (американскую или паневропейскую) версии Windows.

Во время инсталляции системы MAX+PLUS II создаются два каталога: \maxplus2 и \max2work. Каталог \maxplus2 содержит системное ПО и файлы данных и разбит на подкаталоги, перечисленные в табл.2.1.

Каталог \max2work содержит файлы обучающей программы и примеры и разделяется на подкаталоги, описанные в табл. 2.2.

Название системы MAX+PLUS II является аббревиатурой от Multiple Array MatriX Programmable Logic User System (Пользовательская система программирования логики упорядоченных структур). Система MAX+PLUS II разработана фирмой Altera и обеспечивает многоплатформенную архитектурно независимую среду создания дизайна, легко приспосабливаемую для конкретных требований пользователя. Система MAX+PLUS II имеет средства удобного ввода дизайна, быстрого прогона и непосредственного программирования устройств.

Представленный на рис. 2.1 состав ПО системы MAX+PLUS II является полным комплектом, обеспечивающим создание логических дизайнов для устройств фирмы Altera с программируемой логикой, в том числе семейства семейства устройств Classic, MAX 5000, MAX 7000, MAX 9000, FLEX 6000, FLEX 8000 и FLEX 10K. Информация о других, поддерживаемых семействах устройств фирмы Altera приведена в файле read.me в системе MAX+PLUS II.

Рис. 2.1. Среда проектирования в системе MAX+PLUS II

Система MAX+PLUS II предлагает полный спектр возможностей логического дизайна: разнообразные средства описания проекта для создания проектов с иерархической структурой, мощный логический синтез, компиляцию с заданными временными параметрами, разделение на части, функциональное и временное тестирование (симуляцию), тестирование нескольких связанных устройств, анализ временных параметров системы, автоматическую локализацию ошибок, а также программирование и верификацию устройств. В системе MAX+PLUS II можно как читать, так и записывать файлы на языке AHDL и файлы трассировки в формате EDIF, файлы на языках описания аппаратуры Verilog HDL и VHDL а также схемные файлы OrCAD. Кроме того, система MAX+PLUS II читает файлов трассировки, созданных с помощью ПО Xilinx, и записывает файлы задержек в формате SDF для удобства взаимодействия с пакетами, работающими с другими промышленными стандартами.

Компиляция проекта, включая извличение списка соединений (Netlist Extractor), построение базы данных проекта (Data Base Builder), логический синтез (logic synthesis), извлечение временных, функциональных параметров проекта (SNF Extractor), разбиение на части (Partioner), трассировка (Fitter) и формирование файла программирования или загрузки (Assembler) выполняются с помощью компилятора системы (Compiler)/

- открытие окна компилятора (Compiler) и его запуск нажатием кнопки Start для начала компиляции проекта. По желанию пользователя можно подключить модуль извлечения временных задержек Timing SNF Extractor для создания файла разводки, используемого при тестировании временных параметров и анализе временных параметров;

• для проведения временного анализа открыть окно Timing Analyzer, выбрать режим анализа и нажать кнопку Start;
• для проведения тестирования нужно сначала создать векторной тестовый вектор в файле канала тестирования (.scf), пользуясь сигнальным редактором, или в файле вектора (.vec), пользуясь текстовым редактором. Затем открыть окно отладчика - симулятора (Simulator) и нажать кнопку Start;

- программирование или загрузка конфигурации выполняется путем запуска модуля программатора (Programmer) с последующей вставкой устройства в программирующий адаптер программатора MPU (Master Programming Unit) или подключение устройств MasterBlaster, BitBlaster, ByteBlaster или кабеля загрузки FLEX (FLEX Download Cable) к устройству, программируемому в системе;

- выбор кнопки Program для программирования устройств с памятью типа EPROM или EEPROM (MAX, EPC) либо выбор кнопки Configure для загрузки конфигурации устройства с памятью типа SRAM (FLEX).

Систему MAX+PLUS II можно запустить двумя способами щелкнув дважды левой кнопкой мыши на пиктограмме MAX+PLUS II) или набрав maxplus2 в командной строке.

Файл проекта- это графический, текстовый или сигнальный файл, созданный с помощью графического или сигнального редакторов системы MAX+PLUS II или в любом другом использующем промышленные стандарты схемном или текстовом редакторе либо при помощи программы netlist writer, имеющейся в пакетах, поддерживающих EDIF, VHDL и Verilog HDL. Этот файл содержит логику для проекта MAX+PLUS II и обрабатывается компилятором. Компилятор может автоматически обрабатывать следующие файлы проекта:

графичесие файлы проекта (.gdf);

текстовые файлы проекта на языке AHDL (.tdf);

сигнальные файлы проекта (.wdf);

файлы проекта на языке VHDL (.vhd);

файлы проекта на языке Verilog (.v);

схемные файлы OrCAD (.sch);

входные файлы EDIF (edf);

файлы формата Xilinx Netlist (.xnf);

файлы проекта Altera (.adf);

файлы цифрового автомата (.smf).

Вспомогательные файлы - это файлы, связанные с проектом MAX+PLUS II, но не являющиеся частью иерархического дерева проекта. Большинство таких файлов не содержит логики дизайна. Некоторые из них создаются автоматически приложением системы MAX+PLUS II, другие - пользователем. Примерами вспомогательных файлов являются файлы назначений и конфигурации (.acf), символьные файлы (.sym), файлы отчета (.rpt) и файлы тестовых векторов (.vec).

Проект состоит из всех файлов иерархической структуры дизайна, в том числе вспомогательных и выходных файлов. Именем проекта является имя файла ghjtrnf верхнего уровня без расширения. Система MAX+PLUS II выполняет компиляцию, тестирование, временной анализ и программирование сразу целого проекта, хотя пользователь может в это время редактировать файлы этого проекта в рамках другого проекта. Например, во время компиляции проекта project1 пользователь может редактировать дизайн файл его TDF, который является также файлом проекта project2 и сохранять его; однако если он захочет компилировать его, нужно будет сначала задать имя project2 в качестве имени проекта.

Для каждого проекта следует создавать отдельный подкаталог в рабочем каталоге системы MAX+PLUS II (\max2work).

Назначения физических ресурсов для любого узла или контакта в текущем проекте могут быть введены в графическую среду с помощью поуровневого планировщика. Он сохраняет для проекта назначения в файле с расширением .acf, в котором хранятся все типы назначений ресурсов, зондов (Probes) и устройств (Devices) так же, как и конфигурационные установки (Assign) для компилятора, симулятора и временного анализатора.

В иерархической структуре проекта на любом уровне допускается смешанное использование файлов с расширениями .gdf .tdf .vhd .v .edf .sch Однако файлы с расширением .wdf .xnf .adf .smf должны быть либо на самом нижнем иерархическом уровне проекта, либо быть единственным файлом.

Во всех приложениях MAX+PLUS II есть возможность с помощью команд из меню Assign (Назначить) вводить, редактировать и удалять типы назначений ресурсов, устройств и параметров, которые управляют компиляцией проекта, в том числе логическим синтезом, разделением на части и подгонкой. На рис. 2.7 представлены команды меню Assign. Пользователь может делать назначения для текущего проекта независимо от того, открыт ли какой-нибудь файл проекта или окно приложений. Система MAX+PLUS II сохраняет информацию для проекта в файле с расширением .acf. Изменения назначений, сделанные в окне поуровневого планировщика, также сохраняются в файле ACF. Кроме того, можно редактировать файл ACF для проекта в текстовом редакторе.

Location assignment (Назначение ячейки) назначает единственную логическую функцию, такую как выход примитива или мегафункции, конкретной ячейке чипа, такой как логический элемент, ячейка ввода/вывода, ячейка памяти, блоки LAB и EAB, горизонтальные или вертикальные ряды.

Local routing assignment (Назначение местной трассировки) присваивает коэффициент разветвления по выходу узла логическому элементу, находящемуся в том же блоке LAB, что и узел, или же в соседнем LAB, смежным с выбранным узлом, с использованием общих местных связей. Местная трассировка так же производиться между узлом, помещенным в блок LAB на периферии устройства, и выходным контактом, с который он соединен. Назначение местной трассировки производиться с помощью команды Assign/ Local routing (рис.2.12)

Device assignment (Назначение устройства) назначает тип ПЛИС, в которой будет воплощен проект. Если проект состоит из нескольких устройств данный тип назначения делает назначения чипов конкретным устройствам. Можно также выбрать опцию AUTO и предоставить компилятору выбрать устройство из заданного семейства устройств. Процессом автоматического выбора устройства можно управлять, задавая диапазон и число устройств в семействе. Если проект оказался слишком большим для реализации в одном устройстве, можно задать тип и число дополнительных устройств. Для выбора устройства используется команда Assign/ Device (рис.2.13)

Logic option assignment (Назначение логической опции) управляет логическим синтезом отдельных логических функций во время компиляции с применением стиля логического синтеза и/или отдельных опций логического синтеза. Фирма Altera обеспечивает большое количество логических опций, а также готовых стилей, каждый из которых представляет собой собрание установок для логических опций, объединенное одним именем стиля синтеза (Synthesis style). Пользователь может применять готовые стили или создавать новые. Стили синтеза позволяют настраивать опции синтеза на определенное семейство устройств, учитывая при этом архитектуру семейства. Для настройки стилей синтеза применяется команда Assign/ Logic Options (рис.2.14)

Timing assignment (Назначение временных праметров) управляет логическим синтезом и подгонкой отдельных логических функций для получения требуемых характеристик для времени задержки t_PD (вход-неподрегистренный выход), t_CO (синхросигнал-выход), t_SU (синхросигнал-время установки), f_MAX (частота синхросигнала). Пользователь может также вырезать соединения между путями распространения для конкретного сигнала (называемого 'узлом' в системе MAX+PLUS II) и другими узлами проекта. Назначение временных параметров узла производиться по команде Assign/ Timing Requirements (рис.2.15)

Кроме использования команд меню Assign назначения можно выполнять щелчком правой кнопки мыши по выбранному узлу проекта и выбирая соответствующее назначение во всплывающем меню (рис.2.16)

Можно ввести глобальные временные требования для проекта, задавая общие характеристики для времени задержки t_PD (вход-нерегистрируемый выход), t_CO (синхросигнал-выход), t_SU (синхросигнал-время установки), f_MAX (частота синхросигнала). Можно также вырезать соединения между всеми двунаправленными контурами обратной связи, цепями прохождения сигналов Preset (установка 1) и Clear (установка 0) и другими цепями синхронизации в проекте. Для этих целей используется команда Assign/ Global Project Timing Requirements (рис.2.17)

Можно сделать глобальные установки для компилятора в части логического синтеза проекта. Можно задать используемый по умолчанию стиль логического синтеза, определить степень оптимизации по скорости - занимаемым ресурсам, дать указания компилятору по выбору автоматических глобальных сигналов управления, таких как Clock (тактовый), Clear (установка 0), Preset (установка 1) и Output Enable (разрешение выхода). Можно также выбрать для компилятора режим стандартного или многоуровневого синтеза, режим кодирования цифрового автомата с 1 при подключении питания, а также режим автоматической упаковки регистров. Кроме того, можно выбрать вариант автоматической реализации логики в быстрых входных или выходных логических элементах и ячейках входа/выхода (Slew rate), выводах с открытого стоком (open drain pins) и блоках ячеек памяти EAB. Для назначения глобальных параметров логического синтеза используют команду Assign/ Global Project Logic Synthesis (рис.2.18)

создание файлов символов и файлов с прототипами функций (Include-файлы)(symbol and include file generation);

поиск узлов (node location);

траверз иерархического дерева(hierarchy traversal);

всплывающие окна меню, зависящего от контекста (context-sensitive menu comands);

временной анализ(Timing Analysis);

поиск и замена фрагментов текста (Find & Replace Text);

отмена последнего шага редактирования, его возвращения, вырезка, копирование, вклеивание и удаление выбранных фрагментов, обмен фрагментами между приложениями MAX PLUS II или приложениями Windows (Undo, Cut, copy,Paste & Delete);

На рис. 2.21 показано окно графического редактора(Graphic Editor) MAX PLUS II, обеспечивающего проектирование в реальном формате изображения (WYSIWIG). В нем можно создавать новые файлы (команда New из меню File). Вызывается графический редактор из меню MAX PLUS II.

Графические файлы проекта (.gdf) или схемные файлы OrCAD (.sch), созданные в данном графическом редакторе, могут включать любую комбинацию символов примитивов, мегафункций и макрофункций. Символы могут представлять собой любой тип файла проекта (.gdf .sch .tdf .vhd .v .wdf .edf .xnf .adf .smf). Универсальность графического редактора характеризуется следующими чертами:

На рис. 2.22 представлено окно символьного редактора системы MAX PLUS II, с помощью которого можно просматривать, создавать и редактировать символ, представляющий собой логическую схему. В нем можно создавать новые файлы (команда New из меню File). Вызывается символьный редактор из меню MAX PLUS II.

Символьный файл имеет то же имя, что и файл проекта, и расширение .sym. Команда Creat Default Suymbol меню File, которая есть в графическом, текстовом и сигнальном редакторах, создает символ для любого файла дизайна. Символьный редактор обладает следующими характеристиками:

На рис. 2.23 показано окно текстового редактора MAX PLUS II, который является гибким инструментом для создания текстовых файлов проекта на языках описания аппаратуры: AHDL (.tdf), VHDL (.vhd), Verilog HDL (.v). В этом текстовом редакторе можно работать также с произвольным файлом формата ASCII. В нем можно создавать новые файлы (команда New из меню File). Вызывается символьный редактор из меню MAX PLUS II.

Все перечисленные файлы проекта можно создавать в любом текстовом редакторе, однако данный редактор имеет встроенные возможности удобного ввода файлов проекта, их компиляции и отладки с выдачей сообщений об ошибках и их локализацией в исходном тексте или в тексте вспомогательных файлов; кроме того, существуют шаблоны языковых конструкций для AHDL, VHDL и Verilog HDL, выполнено окрашивание синтаксических конструкций. В данном редакторе можно вручную редактировать файлы назначений и конфигурации (.acf), а также делать установки конфигурации для компилятора, симулятора и временного анализатора .

Пользуясь данным текстовым редактором, можно создавать тестовые векторы (.vec), используемые для тестирования, отладки функций и при вводе сигнального проекта. Можно также создавать командные файлы (.cmd - для симулятора и .edc - для EDIF), а также макробиблиотеки (.lmf).

Сигнальный редактор (Waveform Editor) (рис. 2.24) выполняет две роли: служит инструментом создания дизайна и инструментом ввода тестовых векторов и просмотра результатов тестирования. Пользователь может создавать сигнальные файлы проекта (.wdf), которые содержат логику дизайна для проекта, а также файлы каналов тестирования (.scf), которые содержат входные вектора для тестирования и функциональной отладки. Новый файл создается командой New меню File. Вызывается сигнальный редактор из меню MAX PLUS II.

С помощью сигнального редактора можно легко преобразовывать формы сигналов целиком или частично, создавая и редактируя узлы и группы. Простыми командами можно создавать файл таблицы ASCII-символов (.tbl) или импортировать файл тестовых векторов в формате ASCII (.vec) для создания файлов тестируемых каналов SCF и сигнального дизайна WDF. Можно также сохранить файл WDF как SCF для проведения тестирования или преобразовать SCF в WDF для использования его в качестве файла проекта.

- для упрощения создания тестового вектора можно легко добавить в файл тестируемых каналов SCF несколько узлов или все из информационного файла симулятора (.snf), существующего для полностью откомпилированного и оптимизированного проекта;

- можно задать и, по желанию, отображать на экране сетку для выравнивания переходов между логическими уровнями либо до их создания, либо после;

Для отладки устройств ЦОС часто приходится тестировать алгоритм на реальных или смоделированных сигналах. Для этого удобно использовать векторныйс сигнальный файл (Vector File)

Начинается с ключевого слова UNIT с дальнейшим указанием единиц измерения в файле. Параметр необязательный. По умолчанию единицы измерения ns. Возможные единицы измерения: ns(нc), ms(мс), us(мкс), s(с), mhz(МГц). Раздел заканчивается символом ; .

Пример: UNIT ms;

Начинается с ключевого слова START с последующим указанием начального временного значения. Параметр необязательный. Значение по умолчанию нулевое. Если не указаны единицы измерения, то они принимаются из раздела Unit Section. Раздел заканчивается символом ; .

Пример: START 5ns;

Пример: STOP 150ms;

Начинается с ключевого слова INTERVAL с последующим указанием временного значения. Определяет временной интервал ввода векторов. Параметр необязательный. Значение по умолчанию 1 нс. Раздел заканчивается символом ; .

Пример: INTERVAL 15ns;

Начинается с ключевого слова GROUP CREATE. Данный раздел требуется не всегда для групп, шин, или конечных автоматов, которые были созданы в исходных файлах проекта. Все узлы в группе должны иметь тип I/O. В Vector File, используемом для симуляции, узлы должны иметь имена, совпадающие с именами узлов, заведенными в файле-проекте, включая иерархический путь, если это необходимо. Раздел заканчивается символом ; .

Пример: GROUP CREATE groupABC = nodeA nodeB nodeC;

Начинается с ключевого слова RADIX с последующим указанием обозначения системы счисления. Параметр необязательный. По умолчанию принимается шестнадцатиричная система счисления. Различают четыре системы: BIN(двоичная), DEC(десятичная), HEX(шестнадцатиричная), OCT(восьмеричная). Раздел заканчивается символом ; .

Пример: RADIX DEC;

Начинается с ключевого слова INPUTS. Далее следует список узлов и/или имен групп. В Vector File, используемом для симуляции, имена узлов должны совпадать с именами узлов в файле-проекте, включая иерархический путь, если это необходимо.

Пример: INPUT databus clk OEN nodeA;

Пример: INPUTS A1 A2;

Начинается с ключевого слова OUTPUTS. Используется для описания выходов. Аналогия с Inputs Section.

Пример: OUTPUTS RCO QA QB QC;

Пример: OUTPUTS A1 A2;

PATTERN %Секция модели 3 с выходами А1 и В1%

Начинается с ключевого слова BURIED. Используется для описания узлов. Аналогия с Inputs Section.

Пример: BURIED nodeQA0 nodeQA1 nodeQB0 nodeQB1;

Vector File, используемый, чтобы создать WDF может содержать дополнительные разделы Combinatorial Section, Machine Section, Registered Section. Эти разделы игнорируются, если Vector File используется для моделирования.

Описание на AHDL

START 0;

На рис. 2.25 показано окно поуровневого планировщика (FloorPlan Editor), с помощью которого пользователь назначает ресурсы физических устройств и просматривает результаты разветвлений и монтажа, сделанных компилятором. Окно поуровневого планировщика открывается при выборе опции Floorplan Editor в меню MAX PLUS II.

Компилятор применяет разнообразные способы увеличения эффективности проекта и минимизации использования ресурсов устройства. Если проект слишком большой, чтобы быть реализованным в одной ПЛИС, компилятор может автоматически разбить его на части для реализации в нескольких устройствах того же самого семейства ПЛИС, при этом минимизируется число соединений между устройствами. В файле отчета (.rpt) затем будет отражено, как проект будет реализован в одном или нескольких устройствах.

- во время разбиения и монтажа кнопка компилятора Stop (Стоп) превращается в кнопку Stop/Show Status (Стоп/Показать состояние), которую вы можете выбрать для открытия диалогового окна, в котором отражается текущее состояние разбиения и монтажа проекта;

Database Builder (построитель базы данных);

VHDL Netlist Writer VHDL (программа записи выходного файла в формат VHDL);

Модуль Compiler Netlist Extractor (экстрактор форматов) преобразует каждый файл проекта в один или несколько двоичных файлов с расширением .cnf. (compiler netlist file) Поскольку компилятор подставляет значения всех параметров, используемых в параметризованных функциях, содержимое файла CNF может меняться при последовательной компиляции, если значения параметров меняются. Данный модуль создает также файл иерархических взаимосвязей (.hif) (hierarchy interconnect file), в котором документируются иерархические связи между файлами проекта, а также содержится информация, необходимая для показа иерархического дерева проекта в окне Hierarchy Display. Кроме того, данный модуль создает файл базы данных узлов (.ndb) (node database), в котором содержатся имена узлов проекта для базы данных назначений ресурсов. Встроенные программы чтения форматов EDIF, VHDL, Verilog и XNF автоматически транслируют информацию проекта в файлы соответствующих форматов .edf, .vhd, .v, .xnf, в формат, совместимый с системой MAX PLUS II. Программа чтения формата EDIF обрабатывает входные файлы EDIF с помощью библиотечных файлов .lmf, (library mapping file) которые устанавливают соответствие между логическими функциями, разработанными в других САПР, и функциями системы MAX PLUS II. Программа чтения формата XNF может создавать файл для экспорта текстового дизайна (.tdx)(text design export file), который содержит информацию на языке AHDL, которая эквивалентна той, что содержится в файле формата XNF ( .xnf); это делается для того, чтобы редактировать проект на языке AHDL.

Первый раз, когда компилятор обрабатывает проект, все файлы проекта компилируются. Вы можете использовать возможность 'быстрой повторной компиляции' (smart recompile) для создания расширенной базы данных проекта, которая помогает ускорить последующие компиляции. Эта база данных позволяет вам изменить назначения ресурсов физического устройства, такие как назначения выводов и логических элементов, а также повторно компилировать проект без повторного построения базы данных и повторного синтеза логики проекта. Используя возможность 'полной повторной компиляции' (total recompile), возможно сделать выбор между повторной компиляцией только тех файлов, которые редактировались после последней компиляции, и полной повторной компиляцией всего проекта.

Модуль логического синтезатора (Logic Synthesizer) применяет ряд алгоритмов, которые уменьшают использование ресурсов и убирают дублированную логику, обеспечивая тем самым максимально эффективное использование структуры логического элемента для архитектуры целевого семейства устройств. Данный модуль компилятора применяет также способы логического синтеза для требований пользователя по временных параметров и др. Кроме того, логический синтезатор ищет логику для несоединенных узлов. Если он находит неприсоединенный узел, он убирает примитивы, относящиеся к этому узлу.

Если проект не помещается при монтаже в одно устройство, модуль Partitioner (разделитель) разделяет базу данных, обновленную логическим синтезатором, на несколько ПЛИС одного и того же семейства, стараясь при этом разделить проект на минимально возможное число устройств. Разбиение проекта происходит по границам логических элементов, а число выводов, используемое для сообщения между устройствами, минимизируется.

Используя базу данных, обновленную модулем разбиения, модуль трассировки (Fitter) приводит в соответствие требования проекта с известными ресурсами одного или нескольких устройств. Он назначает каждой логической функции расположение реализующего ее логического элемента и выбирает соответствующие пути взаимных соединений и назначения выводов. Данный модуль пытается согласовать назначения ресурсов, т.е. выводов, логических элементов, элементов ввода/вывода, ячеек памяти, чипов, клик, устройств, местной трассировки, временных параметров и назначения соединенных выводов из файла назначений и конфигурации (.acf) (Assignment & Configuration file), с имеющимися ресурсами. Модуль имеет параметры, позволяющие определить способы трассировки, например, автоматическое введение логических элементов или ограничение коэффициента объединения по входу. Если трассировка не может быть выполнена, модуль выдает сообщение и предлагает вам выбор, проигнорировать некоторые или все ваши назначения либо прекратить компиляцию.

Независимо от того, завершена ли полная трассировка проекта, данный модуль генерирует файл отчета (.rpt) (report file), в котором документируется информация о разбиении проекта, именах входных и выходных контактов, временных параметрах проекта и неиспользованных ресурсах для каждого устройства в проекте. Вы можете включить в файл отчета разделы, показывающие назначения пользователя, файловую иерархию, взаимные соединения логических элементов и уравнения, реализованные в ЛЭ.

Компилятор также автоматически создает файл трассировки (.fit), в котором документируются назначения ресурсов и устройств для всего проекта, а также информация о трассировке. Независимо от того, успешно ли прошла трассировка, пользователь может просмотреть информацию о согласовании, разбиении и трассировки из файла согласования в окне поуровневого планировщика. Возможно также переписать назначения из файла согласования в файл назначений и конфигурации ACF для последующего редактирования.

Существует возможность дать указание модулю трассировщика (Fitter) сгенерировать выходные текстовые файлы проекта на языке AHDL (.tdo). Поскольку в проекте с несколькими устройствами для одного устройства генерируется один файл, следует разбить проект на несколько проектов, каждый для одного устройства, если требуется зафиксировать логику в некоторых устройствах, затем сохранить файл TDO для этого устройства как файл текстового дизайна (.tdf) и перекомпилировать логику для этого устройства, при этом сохраняя результаты логического синтеза, полученные в ходе предыдущей компиляции.

Functional SNF Extractor (экстрактор для функционального тестирования)создает файл для функционального тестирования (.snf). Компилятор генерирует этот файл перед синтезом проекта, поэтому он содержит все узлы, присутствующие в первоначальных файлах проекта. Этот функциональный файл SNF не содержит информации о временных параметрах. Его генерация возможна только в случае, если компиляция проекта прошла без ошибок.

Timing SNF Extractor (экстрактор для тестирования временных параметров) создает (если компиляция проекта прошла без ошибок) файл для тестирования временных параметров (.snf), который содержит данные о временных параметрах проекта. Этот файл используется для тестирования и анализа временных параметров. Кроме того, эти файлы SNF используют также модули компилятора, содержащие программы записи в форматы EDIF, Verilog и VHDL, генерирующие выходные файлы этих форматов и также (по желанию пользователя) выходные файлы формата стандартных задержек (.sdo) (standart delay format output file).

Linked SNF Extractor (экстрактор для тестирования компоновки) создает файл (.snf) для тестирования компоновки при тестировании нескольких проектов (на уровне платы). Такой файл SNF комбинирует информацию из файлов SNF двух типов: для тестирования временных параметров и функционального тестирования, которые были сгенерированы для этих нескольких проектов по отдельности. Скомпонованные проекты могут использовать устройства, принадлежащие разным семействам. Если файл для тестирования компоновки содержит только информацию о временных параметрах, его можно также использовать при прогоне анализа временных параметров.

EDIF Netlist Writer (программа записи в формат EDIF). Компилятор MAX PLUS II может взаимодействовать с большинством стандартных программных средств САПР, которые могут читать файлы стандартного формата EDIF 200 или 300. Данный (необязательный) модуль компилятора, содержащий программу записи в формат EDIF, создает один или несколько выходных файлов в формате EDIF (.edo), содержащих информацию о функциях и (необязательно) временных параметров, полученную после проведения синтеза. Информация о временных параметрах может быть также записана в отдельные выходные файлы формата стандартной задержки (.sdo.

Необязательный модуль программы записи в формат Verilog генерирует выходные файлы с расширением .vo, содержащие информацию о функциях и временных параметрах, полученную после проведения синтеза. Информация о временных параметров может быть также записана в отдельные выходные файлы формата стандартной задержки (.sdo).

Необязательный модуль компилятора с программой записи в формат VHDL генерирует один или несколько выходных файлов (.vho) на языке VHDL с синтаксисом 1987 или 1993, содержащих информацию о функциях и (необязательно) временных параметров, полученную после проведения синтеза. Информация о временных параметров может быть также записана в отдельные выходные файлы формата стандартной задержки (.sdo).

Модуль ассемблера преобразует назначения логических элементов, выводов и устройства, сделанные модулем трассировки Fitter, в программный образ для устройства (устройств) в виде одного или нескольких двоичных объектных файлов для программатора (.pof) или объектных файлов SRAM (.sof); для некоторых устройств компилятор также генерирует ASCII-файлы JEDEC (.jed), содержащие информацию для программатора, конфигурационные ASCII-файлы (.ttf) и ASCII-файлы формата Intel (.hex).Объектные файлы POF и SOF, а также конфигурационные файлы JEDEC затем обрабатываются программатором системы MAX PLUS II и программирующей аппаратурой фирмы Altera (или другим программатором). Файлы HEX и TTF могут быть использованы для конфигурирования устройств FLEX 6000, FLEX 8000 и FLEX 10K с помощью других средств. Модуль ассемблера создает файлы для программатора только в случае успешной компиляции проекта.

После завершения компиляции компилятор и программатор системы MAX PLUS II позволяют сгенерировать дополнительные файлы для программирования устройства, которые можно использовать в других условиях программирования. Например, можно создать файлы с последовательным потоком битов (.bbs) и необработанные двоичные файлы (.rbf) для конфигурирования устройств FLEX 6000, FLEX 8000 и FLEX 10K. Можно создать последовательные файлы тестовых векторов (.svf) или файлы на языке JAM (.jam) для программирования устройств в автоматизированной испытательной аппаратуре типа ATE.

Правила разработки дизайна основываются на принципах надежности, которые охватывают логику, содержащую асинхронные входы, залповые тактовые сигналы (Clock), многоуровневую логику на конфигурациях с сигналами Clock, Preset и Clear, а также в условиях состязаний. Установка правил проверки производиться с помощью команды Design Doctor Settings (рис.2.27)

Перед тестированием проект необходимо скомпилировать, задав компилятору опцию сгенерировать файл (.snf) для функционального тестирования, тестирования временных параметров, либо тестирования компоновки нескольких проектов (устройств). Затем полученный для текущего проекта файл SNF загружается автоматически при открытии симулятора.

В качестве источника входных векторов используется либо графический сигнальный файл каналов тестирования (.scf), либо текстовый ASCII-файл (.vec). Для проектов, работающих с памятью, можно задать некое исходное содержимое памяти в файлах шестнадцатеричного формата (Intel) с расширением .hex или в файлах инициализации памяти с расширением .mif. Сигнальный редактор может автоматически создавать файл SCF по умолчанию, который пользователь может редактировать с целью получения нужных ему тестовых входных векторов. Если вместо этого используется текстовый ASCII-файл векторов, сигнальный редактор автоматически генерирует из него файл каналов тестирования SCF( simulator chanel file).

Используя различные опции симулятора можно контролировать проект на появление сбоев (glitches) , а также нарушение установочных параметров и временных задержек. После завершения тестирования можно открыть сигнальный редактор для просмотра обновленного файла SCF или сохранить полученные выходные значения в табличном файле с расширением .tbl, а затем просматривать результаты в текстовом редакторе.

Функциональное тестирование. Если компилятору 'дано задание' сгенерировать файл SNF для функционального тестирования, он создает его перед синтезом проекта. Следовательно, при функциональном тестировании можно смоделировать все узла проекта.

Из этого файла симулятор берет информацию об аппаратной части, которая была собрана из файлов моделей устройств (.dmf), имеющихся в комплекте системы MAX PLUS II.

Можно ускорить тестирование временных параметров, выдав компилятору указание сгенерировать оптимизированный файл SNF, содержащий динамические модели, которые представляют собой разные типы комбинаторной логики. Процессорное время компилятора увеличивается при этом, однако полученный оптимизированный SNF может уменьшить время тестирования, поскольку симулятор может работать с динамическими моделями вместо того, чтобы интерпретировать всю логику в комбинаторной схеме.

- сохранять инициализированные значения узлов и групп, в том числе инициализированное содержимое памяти, в файле инициализации симулятора (.sif) или перезагружать инициализированные значения , хранящиеся в файле;

- регистрировать команды симулятора в текстовом файле протокола испытаний (.log) того же формата, что и командный файл (.cmd), используемый при тестировании в автоматическом (пакетном) режиме, а затем использовать этот файл LOG для повторения этого цикла тестирования. Команды симулятора и полученные результаты можно также записать в тестовый файл истории тестирования с расширением .hst.

Таким образом, мы рассмотрели основные приемы работы пакета MAX+PLUS II. Конечно в рамках одной главы практически невозможно подробно рассмотреть все приемы работы с таким сложным и разнообразным программным средством, однако заинтересованный пользователь в состоянии самостоятельно освоить пакет, используя данную книгу и фирменное руководство пользователя.