Летом 1999 года на рынке стали доступны ПЛИС семейства MAX3000. Их архитектура близка к архитектуре семейства MAX7000, однако имеется ряд небольших отличий. В таблице 1.1 приведены основные параметры ПЛИС.

Микросхемы семейства MAX3000 выполнены по CMOS EPROM технологии, при соблюдении технологических норм 0.35 мкм, что позволило существенно удешевить их по сравнению с семейством MAX7000S. Все ПЛИС MAX3000 поддерживают технологию программирования в системе (ISP, In-system programmability) и периферийного сканирования (boundary scan) в соответствии со стандартом IEEE Std. 1149.1 JTAG. Элементы ввода-вывода (ЭВВ) позволяют работать в системах с уровнями сигналов 5В, 3.3В, 2.5В. Матрица соединений имеет непрерывную структуру, что позволяет реализовать время задержки распространения сигнала до 4.5 нс. ПЛИС MAX3000 имеют возможность аппаратной эмуляции выходов с открытым коллектором (open - drains pin) и удовлетворяют требованиям стандарта PCI. Имеется возможность индивидуального программирования цепей сброса, установки и тактирования триггеров, входящих в макроячейку. Предусмотрен режим пониженного энергопотребления. Программируемый логический расширитель позволяет реализовать на одной макроячейке функции до 32 переменных. Имеется возможность задания бита секретности (security bit) для защиты от несанкционированного тиражирования разработки.

Реализация функции программирования в системе поддерживается с использованием стандартных средств загрузки, таких как ByteBlasterMV, BitBlaster, MasterBlaster, а также поддерживается формат JAM.

ПЛИС MAX3000 выпускаются в корпусах от 44 до 208 выводов.

На рис.1.1 представлена функциональная схема ПЛИС семейства MAX3000.

Рис.1.1 Функциональная схема ПЛИС семейства MAX3000.

Основными элементами структуры ПЛИС семейства MAX3000 являются

• логические блоки (ЛБ) (LAB, Logic array blocks);
• макроячейки (МЯ) (macrocells);
• логические расширители (expanders) (параллельный (parallel) и разделяемый (shareble));
• программируемая матрица соединений (ПМС)(Programmable interconnect array, PIA);
• элементы ввода-вывода (ЭВВ)(I/O control block).

ПЛИС семейства MAX3000 имеют четыре вывода, закрепленных за глобальными цепями (dedicated inputs). Это глобальные цепи синхронизации сброса и установки в третье состояние каждой макроячейки. Кроме того, эти выводы можно использовать как входы или выходы пользователя для 'быстрых' сигналов, обрабатываемых в ПЛИС.

Как видно из рис.1.1 в основе архитектуры ПЛИС семейства MAX3000 лежат логические блоки состоящие из 16 макроячеек каждый. Логические блоки соединяются с помощью программируемой матрицы соединений. Каждый логический блок имеет 36 входов с ПМС.

На рис 1.2. приведена структурная схема макроячейки ПЛИС семейства MAX3000.

Рис.1.2. Структурная схема макроячейки ПЛИС семейства MAX3000

МЯ ПЛИС семейства MAX3000состоит из трех основных узлов

Комбинационные функции реализуются на локальной программируемой матрице и матрице распределения термов, позволяющей объединять логические произведения либо по ИЛИ (OR), либо по исключающему ИЛИ (XOR). Кроме того, матрица распределения термов позволяет скоммутировать цепи управления триггером МЯ.

Режим тактирования и конфигурация триггера выбираются автоматически во время синтеза проекта в САПР MAX+PLUS II в зависимости от выбранного разработчиком типа триггера при описании проекта.

В ПЛИС семейства MAX3000 доступно 2 глобальных тактовых сигнала, что позволяет проектировать схемы с двухфазной синхронизацией.

Для реализации логических функций большого числа переменных используются логические расширители

Разделяемый логический расширитель (рис.1.3) позволяет реализовать логическую функцию с большим числом входов, позволяя объединить МЯ, входящие в состав одного ЛБ. Таким образом, разделяемый расширитель формирует терм, инверсное значение которого передается матрицей распределения термов в локальную программируемую матрицу и может быть использовано в любой МЯ данного ЛБ. Как видно из рис.1.3, имеются 36 сигналов локальной ПМС, а также 16 инверсных сигналов с разделяемых логических расширителей, что позволяет в пределах одного ЛБ реализовать функцию до 52 термов ранга 1.

Рис.1.3. Разделяемый логический расширитель

Рис.1.4. Параллельный логический расширитель

Параллельный логический расширитель (рис.1.4), позволяет использовать локальные матрицы смежных МЯ для реализации функций, в которые входят более 5 термов. Одна цепочка параллельных расширителей может включать до 4 МЯ, реализуя функцию 20 термов. Компилятор системы MAX+PLUS II поддерживает размещение до 3-х наборов не более чем по 5 параллельных расширителей.

На рис.1.5 приведена структура программируемой матрицы соединений.

Рис.1.5. Структура ПМС ПЛИС семейства MAX3000.

На ПМС выводятся сигналы от всех возможных источников: ЭВВ, сигналов обратной связи ЛБ, специализированных выделенных выводов. В процессе программирования только необходимые сигналы 'заводятся' на каждый ЛБ. На рис 1.5 приведена структурная схема формирования сигналов ЛБ.

Рис.1.6. Элемент ввода-вывода.

На рис 1.6 приведена схема элемента ввода-вывода ПЛИС семейства MAX3000. ЭВВ позволяет организовать режимы работы с открытым коллектором и третьим состоянием.

ПЛИС семейства MAX3000 полностью поддерживают возможность программирования в системе в соответствии со стандартом IEEE Std. 1149.1 -1990 (JTAG) с использованием соответствующих инструментальных средств. Повышенное напряжение программирования формируется специализированными схемами, входящими в состав ПЛИС семейства MAX3000, из напряжения питания 3.3 В. Во время программирования в системе входы и выходы ПЛИС находяться в третьем состоянии и 'слегка' подтянуты к напряжению питания. Сопротивления внутренних подтягивающих резисторов порядка 50 кОм. На рис.1.7 приведены временные диаграммы программирования ПЛИС семейства MAX3000 через порт JTAG.

Рис.1.7. Временные диаграммы программирования ПЛИС семейства MAX3000 через порт JTAG.

Значения временных параметров приведены в таблице 1.2.

Таблица 1.2.

Временная модель ПЛИС семейства MAX3000A приведена на рис 1.8.

Рис.1.8. Временная модель ПЛИС семейства MAX3000A

ПЛИС семейства MAX3000A имеют предсказуемую задержку распространения сигнала, поэтому результаты временного моделирования в САПР MAX+PLUS II полностью адекватны поведению реальной схемы, в отличие от ПЛИС, выполненных по SRAM технологии.

В таблице 1.3 приведено описание параметров временной модели для ПЛИС семейства MAX3000A с быстродействием -4 и -10.

Таблица 1.3 (Все времена в нс)

Рис.1.9.

Рис.1.10

Таким образом, мы рассмотрели основные архитектурные особенности и принципы построения ПЛИС семейства MAX3000A. Следует еще раз заметить, что в книге намеренно не приводиться информация о назначении контактов для различных корпусов, потребляемой мощности и т.д. Это связано с тем, что данная информация легко доступна как на CD Altera Digital Library, так и в Internet.

Относительно новое семейство ПЛИС FLEX6000 появилось на рынке в конце 1997 года. По своим характеристикам оно является промежуточным между семействами FLEX8000 и FLEX10K. ПЛИС FLEX6000 выпускаются по технологии 0.5 мкм SRAM (FLEX6000A по 0.35 мкм) с темя слоями металлизации и обладают удачными характеристиками цена-производительность для реализации не очень сложных алгоритмов ЦОС. В таблице 1.5 приведены основные характеристики ПЛИС FLEX6000

Таблица 1.5

Отличительной особенностью архитектуры ПЛИС FLEX6000 является технология OptiFLEX, представленная на рис.1.11.

рис.1.11. Технология OptiFLEX.

Рис.1.12 Структура ЛБ FLEX6000

На рис.1.12 приведена структура ЛБ ПЛИС семейства FLEX6000. Как видно из рис.1.12, ЛБ имеет чередующуюся структуру (interleaved structure), объединяя на локальной матрице соединений (ЛМС)(lockal interconnect) сигналы с двух смежных ЛБ. Кроме того, сигналы с ЛЭ и ЛМС могут коммутироваться на строки и столбцы глобальной матрицы соединений (Row and column interconnect), которые имеют непрерывную структуру, обеспечивающую минимальные задержки.

Рис.1.13. Специализированные сигналы

Каждый ЛБ и ЛЭ управляется выделенными глобальными сигналами (Dedicated inputs), являющимися сигналами сброса, установки и синхронизации триггеров ЛЭ (рис.1.13)

Рис.1.14. Структура ЛЭ ПЛИС семейства FLEX6000.

На рис.1.14 приведена структура ЛЭ ПЛИС семейства FLEX6000. В основе ЛЭ лежит четырехвходовая таблица перекодировок (ТП, LUT, Look-up Table). Кроме того, в состав ЛЭ входят цепи ускоренного цепочечного переноса (Carry-in, carry-out) и каскадирования (cascade-in, cascade-out). Триггер ЛЭ может быть сконфигурирован с помощью логики сброса-установки (clear/preset logic), тактируется одним из сигналов, выбираемых логикой тактирования (clock select). При необходимости, сигнал с выхода ТП может быть подан на выход ЛЭ в обход триггера (register bypass).

Для обеспечения минимальной задержки при реализации сложных арифметических функций, таких как счетчики, сумматоры, вычитатели и т.п., используется организация ускоренных цепочечных переносов (carry chain) между ЛЭ. Логика ускоренных переносов автоматически формируется компилятором САПР MAX+PLUS II, или вручную при описании проекта.

При организации цепочечных переносов первый ЛЭ каждого ЛБ не включается в цепочку цепочечных переносов, поскольку он формирует управляющие сигналы ЛБ. Вход первого ЛЭ в каждом ЛБ может быть использован для формирования сигналов синхронной загрузки или сброса счетчиков, использующих цепочечный перенос.

Цепочка переносов, длиннее чем 9 ЛЭ автоматически формируется путем объединения нескольких ЛБ вместе, причем перенос формируется не в соседний ЛБ, а через один, то есть из четного в четный, из нечетного ЛБ - в нечетный. Например, последний ЛЭ в первом ЛБ в ряду формирует перенос во второй ЛЭ в третьем ЛБ в том же ряду. Отсюда ясно, что длина цепочки переносов не может быть больше, чем половина ряда.

На рис 1.15. приведен пример реализации полного сумматора с использованием логики ускоренного переноса. В этом случае ТП сконфигурироваа таким образом, что два ее входа формируют сигнал суммы, а два других входа - перенос

Рис.1.15. Цепочечный перенос в сумматоре.

При реализации многовходовых функций используется режим каскадирования ЛЭ (рис.1.16). ТП смежных ЛЭ реализуют частичные функции, а затем с помощью цепей каскадирования формируется выход функции многих переменных. Логика кскадировния строиться либо по И (AND), либо по ИЛИ (OR).

При каскадировании по И возможно использование регистра последнего ЛЭ, при каскадировании по ИЛИ использование регистра невозможно, поскольку инвертор используется для реализации элемента ИЛИ.

Аналогично цепочечным переносам, при каскадировнии объединяются либо только четные, либо нечетные ЛЭ.

Рис.1.16 иллюстрирует реализацию каскадирования для функции большого числа переменных. Так, при реализации 16 разрядного дешифратора адреса задержка составляет порядка 3.5 нс.

Рис.1.16. Каскадирование ЛЭ

Каждый ЛЭ ПЛИС может быть сконфигурирован тремя способами (рис.1.17)

• нормальный режим (normal mode)
• арифметический режим (arithmetic mode);
• режим счетчика (counter mode);

Рис.1.17. Режимы конфигурации ЛЭ.

Нормальный режим используется для реализации основных логических функций, комбинационных схем, дешифраторов с большим числом входов, когда возможность каскадного наращивания позволяет получить выигрыш во времени.

В нормальном режиме ТП имеет четыре входа, источниками которых являются сигналы с ЛМС и цепочечные переносы.

Арифметический режим используется для реализации сумматоров, вычитателей, накопителей и компараторов. В арифметическом режиме ТП конфигурируется как две трехвходовых ТП: одна для функции трех переменных, другая - сигнала ускоренного переноса.

В режиме счетчика возможна реализация с помощью ТП функций разрешения счета, реверса, синхронных сброса и загрузки данных в счетчик. Кроме того, формируются ускоренный перенос для реализации синхронных счетчиков с помощью двух трехвходовых ТП, подобно арифметическму режиму.

Каждый ЛЭ имеет возможность глобальной асинхронной установки и сброса триггера, а также эмуляции внутренней шины с тремя состояниями.

Рис.1.18. Коммутация ЛЭ на матрицы соединений

На рис.1.18 приведена схема коммутации ЛБ и ЛЭ на локальную и глобальную матрицу соединений. Следует отметить, что ГМС имеет непрерывную структуру, как по строкам так и по столбцам (т.н. FastTrack Interconnect). Как можно видеть из рис.1.18, ЛЭ имеют возможность коммутации входов и выходов как на ЛМС, так и на ГМС. Кроме того, на ЛЭ могут быть сформированы глобальные управляющие сигналы, такие как внутренняя тактовая частота, сигналы асинхронного сброса и установки. Каждый ЛБ коммутируется на две ЛМС, тем самым улучшая возможности трассировки ПЛИС.

На рис 1.19 приведена структурная схема элемента ввода-вывода (ЭВВ).

Как можно заметить, ЭВВ позволяет скоммутировать данные как на глобальные цепи, так и на локальную матрицу соединений. Управление ЭВВ осуществляется с помощью глобального управляющего сигнала разрешения выхода (Chip-Wide Output Enable). Кроме того, можно задать режим пониженной скорости переключения ЭВВ (Slew Rate Control), что позволяет снизить 'звон' от высокой скорости переключения, правда ценой 5нс задержки.

Рис.1.19. Элемент ввода-вывода

ПЛИС семейства FLEX6000 поддерживают возможность конфигурации через порт JTAG, временные диаграммы приведены на рис. 1.20.

Рис.1.20. Временные диаграммы конфигурации через порт JTAG.

Временные параметры конфигурации по порту JTAG приведены в таблице 1.6

Таблица 1.6.

На рис.1.21 приведена временная модель FLEX6000, а в таблице 1.7 значения ее парметров.

Рис.1.21. Временная модель ПЛИС FLEX6000.

Таблица 1.7

Времена задержек распространения сигнала по ГМС приводятся из расчета 'худшего случая'

ПЛИС семейства MAX7000 являются первыми CPLD фирмы ALTERA, выполненными по технологии ПЗУ с электрическим стиранием (EPROM). В настоящее время выпускаются ПЛИС MAX7000, MAX7000A, MAX7000B, MAX7000E, MAX7000S. Семействa MAX7000A и MAX7000B расчитаны на работу в системах с напряжением питания 3.3 и 2.5 В соответственно, ПЛИС MAX7000S является дальнейшим развитием 5 вольтового MAX7000, допуская возможность программирования в системе. В настоящее время это семейство пожалуй является самым популярным CPLD у российских разработчиков. Это связано с тем, что для работы с ПЛИС этого семейства не требуется никаких серьезных затрат, поскольку пакет MAX+PLUS II BASELINE полностью поддерживает все представителей этого семейства ПЛИС, а для программирования и загрузки конфигурации устройств опубликована схема загрузочного кабеля ByteBlaster и ByteBlasteMV. В таблице 1.8 приведены основные характеристики ПЛИС семейства MAX7000S

Рис.1.22. Архитектура MAX7000

Рис.1.23. Архитектура MAX7000S

На рис. 1.24 приведена структура макроячейки логического элемента ПЛИС MAX7000S. Как можно заметить, МЯ ПЛИС MAX7000 не отличается от МЯ MAX3000.

Рис.1.24. Структура макроячейки MAX7000.

Аналогично плис семейства MAX3000, ПЛИС MAX7000 имеют возможность использования параллельного и разделяемого расширителей, которые подробно описаны в параграфе 1.1.

Рис.1.25. Временная модель ПЛИС семейства MAX7000.

На рис.1.25 приведена временная модель ПЛИС семейства MAX7000, а в таблицах 1.9 и 1.10 ее параметры.

Таблица 1.9 (Все времена в нс)

Таблица 1.10 (временные параметры в нс, частоты в МГц)

Семейство ПЛИС FLEX8000 выпускаются по технологии 0.5 мкм SRAM (FLEX6000A по 0.35 мкм) с тремя слоями металлизации и обладают удачными характеристиками цена-производительность для реализации не очень сложных алгоритмов ЦОС. В таблице 1.5 приведены основные характеристики ПЛИС FLEX6000

Таблица 1.5

Рис.1.26

Рис.1.27

Рис.1.28

Рис.1.29

Рис.1.30

Рис.1.31

Рис.1.32

Рис.1.33.

Рис.1.34

Рис.1.35

Рис.1.36

Рис. 1.37

Рис. 1.38

Рис. 1.39

Рис.1.40

Рис.1.41

Рис.1.43

Рис.1.44

Рис.1.45

Рис.1.46

Развитие и разнообразие архитектур функциональных преобразователей, лежащих в основе базовых узлов ПЛИС привели к тому, что в последние годы ПЛИС становятся основой для 'систем на кристалле' (system-on-chip, SOC). В основе идеи SOC лежит интеграция всей электронной системы в одном кристалле (например, в случае ПК такой чип объединяет процессор, память, и т.д.). Компоненты этих систем разрабатываются отдельно и хранятся в виде файлов параметризируемых модулей. Окончательная структура SOC-микросхемы выполняется на базе этих "виртуальных компонентов", называемых также "блоками интеллектуальной собственности" с помощью программ автоматизации проектирования электронных устройств. Благодаря стандартизации в одно целое можно объединять "виртуальные компоненты" от разных разработчиков.

Идеология построения 'систем на кристалле' подстегнула ведущих производителей ПЛИС к выпуску в конце 1998 - начале 1999 года изделий с эквивалентной емкостью 1000000 эквивалентных вентилей и более.

Примером новых семейств ПЛИС, пригодных для реализации 'систем - на - кристалле' является семейство APEX20K фирмы Altera, основные характеристики которого приведены в Таблице 2.

Таблица 1.** Основные характеристики ПЛИС семейства APEX20K фирмы Altera

Архитектура APEX20K (рис.1.47) сочетает в себе как достоинства FPGA ПЛИС с их таблицами перекодировок, входящими в состав логического элемента, логику вычисления СДНФ, характерную для ПЛИС CPLD , а также встроенные модули памяти.

Рис.1.47

Рис.1.48

Рис.1.49

Рис.1.50

Рис.1.51

Рис.1.52

Рис.1.53

Рис.1.54

Рис.1.55

Рис.1.56

Рис.1.57

Рис.1.59

Рис.1.60

Рис.1.61

1.9. Конфигурация ПЛИС

Рис.1.62