Документ взят из кэша поисковой машины. Адрес
оригинального документа
: http://www.sm.bmstu.ru/sm5/n4/oba/gl1.html
Дата изменения: Thu Feb 15 17:43:24 2007 Дата индексирования: Mon Oct 1 18:45:12 2012 Кодировка: Windows-1251 |
Глава 1. Элементная база |
1.1. Семейство MAX3000
Летом 1999 года на рынке стали доступны ПЛИС семейства MAX3000. Их архитектура близка к архитектуре семейства MAX7000, однако имеется ряд небольших отличий. В таблице 1.1 приведены основные параметры ПЛИС. Таблица 1.1. |
EPM3032A |
EPM3064A |
EPM3128A |
EPM3256A |
|
Логическая емкость, эквивалентных вентилей |
600 |
1250 |
2500 |
5000 |
Число макроячеек |
32 |
64 |
128 |
256 |
Число логических блоков |
2 |
4 |
8 |
16 |
Число программируемых пользователем выводов |
34 |
66 |
96 |
158 |
Задержка распространения сигнала вход-выход, t PD, нс |
4.5 |
4.5 |
5 |
6 |
Время установки глобального тактового сигнала, t SU, нс |
3.0 |
3.0 |
3.2 |
3.7 |
Задержка глобального тактового сигнала до выхода, t CO1, нс |
2.8 |
2.8 |
3.0 |
3.3 |
Максимальная глобальная тактовая частота, f CNT, МГц |
192.3 |
192.3 |
181.8 |
156.3 |
Микросхемы семейства MAX3000 выполнены по CMOS EPROM технологии, при соблюдении технологических норм 0.35 мкм, что позволило существенно удешевить их по сравнению с семейством MAX7000S. Все ПЛИС MAX3000 поддерживают технологию программирования в системе (ISP, In-system programmability) и периферийного сканирования (boundary scan) в соответствии со стандартом IEEE Std. 1149.1 JTAG. Элементы ввода-вывода (ЭВВ) позволяют работать в системах с уровнями сигналов 5В, 3.3В, 2.5В. Матрица соединений имеет непрерывную структуру, что позволяет реализовать время задержки распространения сигнала до 4.5 нс. ПЛИС MAX3000 имеют возможность аппаратной эмуляции выходов с открытым коллектором (open - drains pin) и удовлетворяют требованиям стандарта PCI. Имеется возможность индивидуального программирования цепей сброса, установки и тактирования триггеров, входящих в макроячейку. Предусмотрен режим пониженного энергопотребления. Программируемый логический расширитель позволяет реализовать на одной макроячейке функции до 32 переменных. Имеется возможность задания бита секретности (security bit) для защиты от несанкционированного тиражирования разработки. Реализация функции программирования в системе поддерживается с использованием стандартных средств загрузки, таких как ByteBlasterMV, BitBlaster, MasterBlaster, а также поддерживается формат JAM. ПЛИС MAX3000 выпускаются в корпусах от 44 до 208 выводов. На рис.1.1 представлена функциональная схема ПЛИС семейства MAX3000. Рис.1.1 Функциональная схема ПЛИС семейства MAX3000. Основными элементами структуры ПЛИС семейства MAX3000 являются
ПЛИС семейства MAX3000 имеют четыре вывода, закрепленных за глобальными цепями (dedicated inputs). Это глобальные цепи синхронизации сброса и установки в третье состояние каждой макроячейки. Кроме того, эти выводы можно использовать как входы или выходы пользователя для 'быстрых' сигналов, обрабатываемых в ПЛИС. Как видно из рис.1.1 в основе архитектуры ПЛИС семейства MAX3000 лежат логические блоки состоящие из 16 макроячеек каждый. Логические блоки соединяются с помощью программируемой матрицы соединений. Каждый логический блок имеет 36 входов с ПМС. На рис 1.2. приведена структурная схема макроячейки ПЛИС семейства MAX3000. Рис.1.2. Структурная схема макроячейки ПЛИС семейства MAX3000 МЯ ПЛИС семейства MAX3000состоит из трех основных узлов
Комбинационные функции реализуются на локальной программируемой матрице и матрице распределения термов, позволяющей объединять логические произведения либо по ИЛИ (OR), либо по исключающему ИЛИ (XOR). Кроме того, матрица распределения термов позволяет скоммутировать цепи управления триггером МЯ. Режим тактирования и конфигурация триггера выбираются автоматически во время синтеза проекта в САПР MAX+PLUS II в зависимости от выбранного разработчиком типа триггера при описании проекта. В ПЛИС семейства MAX3000 доступно 2 глобальных тактовых сигнала, что позволяет проектировать схемы с двухфазной синхронизацией. Для реализации логических функций большого числа переменных используются логические расширители Разделяемый логический расширитель (рис.1.3) позволяет реализовать логическую функцию с большим числом входов, позволяя объединить МЯ, входящие в состав одного ЛБ. Таким образом, разделяемый расширитель формирует терм, инверсное значение которого передается матрицей распределения термов в локальную программируемую матрицу и может быть использовано в любой МЯ данного ЛБ. Как видно из рис.1.3, имеются 36 сигналов локальной ПМС, а также 16 инверсных сигналов с разделяемых логических расширителей, что позволяет в пределах одного ЛБ реализовать функцию до 52 термов ранга 1. Рис.1.3. Разделяемый логический расширитель Рис.1.4. Параллельный логический расширитель Параллельный логический расширитель (рис.1.4), позволяет использовать локальные матрицы смежных МЯ для реализации функций, в которые входят более 5 термов. Одна цепочка параллельных расширителей может включать до 4 МЯ, реализуя функцию 20 термов. Компилятор системы MAX+PLUS II поддерживает размещение до 3-х наборов не более чем по 5 параллельных расширителей. На рис.1.5 приведена структура программируемой матрицы соединений. Рис.1.5. Структура ПМС ПЛИС семейства MAX3000. На ПМС выводятся сигналы от всех возможных источников: ЭВВ, сигналов обратной связи ЛБ, специализированных выделенных выводов. В процессе программирования только необходимые сигналы 'заводятся' на каждый ЛБ. На рис 1.5 приведена структурная схема формирования сигналов ЛБ. Рис.1.6. Элемент ввода-вывода. На рис 1.6 приведена схема элемента ввода-вывода ПЛИС семейства MAX3000. ЭВВ позволяет организовать режимы работы с открытым коллектором и третьим состоянием. ПЛИС семейства MAX3000 полностью поддерживают возможность программирования в системе в соответствии со стандартом IEEE Std. 1149.1 -1990 (JTAG) с использованием соответствующих инструментальных средств. Повышенное напряжение программирования формируется специализированными схемами, входящими в состав ПЛИС семейства MAX3000, из напряжения питания 3.3 В. Во время программирования в системе входы и выходы ПЛИС находяться в третьем состоянии и 'слегка' подтянуты к напряжению питания. Сопротивления внутренних подтягивающих резисторов порядка 50 кОм. На рис.1.7 приведены временные диаграммы программирования ПЛИС семейства MAX3000 через порт JTAG.
Рис.1.7. Временные диаграммы программирования ПЛИС семейства MAX3000 через порт JTAG. Значения временных параметров приведены в таблице 1.2. Таблица 1.2. |
обозначение |
Параметр |
Значение |
|
мин |
Макс |
||
tJCP |
Период сигнала ТСК, нс |
100 |
|
tJCH |
Длительность единичного уровня сигнала ТСК, нс |
50 |
|
tJCL |
Длительность нулевого уровня сигнала ТСК, нс |
50 |
|
tJPSU |
Время установления порта JTAG, нс |
20 |
|
tJPH |
Длительность сигнала JTAG |
45 |
|
tJPCO |
Задержка распространения сигнала относительно такта JTAG, нс |
25 |
|
tJPZX |
Задержка перехода сигнала JTAG из третьего состояния, нс |
25 |
|
tJPXZ |
Задержка перехода сигнала JTAG в третье состояние, нс |
25 |
|
tJSSU |
Время установки регистра захвата, нс |
20 |
|
tJSH |
Длительность сигнала на входе регистра захвата, нс |
45 |
|
tJSCO |
Задержка обновления сигнала в регистре захвата относительно такта, нс |
25 |
|
tJSZX |
Задержка перехода сигнала регистра захвата из третьего состояния, нс |
25 |
|
tJSXZ |
Задержка перехода сигнала регистра захвата в третье состояние, нс |
25 |
Временная модель ПЛИС семейства MAX3000A приведена на рис 1.8. Рис.1.8. Временная модель ПЛИС семейства MAX3000A ПЛИС семейства MAX3000A имеют предсказуемую задержку распространения сигнала, поэтому результаты временного моделирования в САПР MAX+PLUS II полностью адекватны поведению реальной схемы, в отличие от ПЛИС, выполненных по SRAM технологии. В таблице 1.3 приведено описание параметров временной модели для ПЛИС семейства MAX3000A с быстродействием -4 и -10. Таблица 1.3 (Все времена в нс) |
обозначение |
Параметр |
Значение |
|||
-4 |
-10 |
||||
мин |
Макс |
мин |
Макс |
||
tIN |
Задержка на входе и входном буфере |
0.3 |
0.6 |
||
tIO |
Задержка на двунаправленном выводеи входном буфере |
0.3 |
0.6 |
||
tSEXP |
Задержка разделяемого расширителя |
1.9 |
4.9 |
||
tPEXP |
Задержка параллельного расширителя |
0.5 |
1.1 |
||
tLAD |
Задержка в локальной программируемой матрице И |
1.9 |
5.0 |
||
tLAC |
Задержка управляющего сигнала триггера в локальной программируемой матрице И |
1.8 |
4.6 |
||
tIOE |
Внутренняя задержка сигнала разрешения |
0.0 |
0.0 |
||
tOD1 |
Задержка сигнала от выходного буфера до вывода, V CCIO=3.3 В, slew rate = off |
0.3 |
0.7 |
||
tOD2 |
Задержка сигнала от выходного буфера до вывода, V CCIO=2.5 В, slew rate = off |
0.8 |
1.2 |
||
tOD3 |
Задержка сигнала от выходного буфера до вывода, slew rate = on |
5.3 |
5.7 |
||
tZX1 |
Задержка сигнала в выходном буфере после сигнала разрешения выхода, V CCIO=3.3 В, slew rate = off |
4.0 |
5.0 |
||
tZX2 |
Задержка сигнала в выходном буфере после сигнала разрешения выхода, V CCIO=2.5 В, slew rate = off |
4.5 |
5.5 |
||
tZX3 |
Задержка сигнала в выходном буфере после сигнала разрешения выхода, slew rate = on |
9.0 |
10.0 |
||
tXZ |
Задержка сигнала в выходном буфере после сигнала запрещения выхода |
4.0 |
5.0 |
||
tSU |